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DDR-简介DDR=Double Data Rate 双倍速内存DDR双通道同步动态随机存储器（双信道同步动态随机存取内存）即DDRSDRAM (Double Date RateSynchronous Dynamic Random AccessMemory) 为具有双倍数据传输率之SDRAM ，其数据传输速度为系统频率之两倍，由于速度增加，其传输效能优于传统的SDRAM 。
DDR-名称来源与工作原理DDR 是一种继SDRAM 后产生的 内存技术，DDR ，英文原意为“Double Data Rate ”，顾名思义，就是双数据传输模式。
之所以称其为“双”，也就意味着有“单”，我们日常所使用的SDRAM 都是“单数据传输模式”。
DDR SDRAM 最早是由三星公司于1996年提出，由日本电气、三菱、富士通、东芝、日立、德州仪器、三星及现代等八家公司协议订立的内存规格，并得到了AMD 、VIA 与SiS 等主要芯片组厂商的支持。
DDR 这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操作（读或写），而DDR 则引用了一种新的设计，其在一个内存时钟周期中，在方波上升沿时进行一次操作，在方波的下降沿时也做一次操作，之所以在一个时钟周期中，DDR 则可以完成SDRAM 两个周期才能完成的任务，所以理论上同速率的DDR 内存与SDR 内存相比，性能要超出一倍，可以简单理解为100MHZ DDR=200MHZ SDR 。
DDR-DDR 与SDRAM 的区别严格的说DDR 应该叫DDR SDRAM ，人们习惯称为DDR ，部分初学者也常看到DDR SDRAM ，就认为是SDRAM 。
DDR SDRAM 是Double Data Rate SDRAM 的缩写，是双倍速率同步动态随机存储器的意思。
DDR 内存是在SDRAM 内存基础上发展而来的，仍然沿用SDRAM 生产体系，因此对于内存厂商而言，只需对制造普通SDRAM 的设备稍加改进，即可实现DDR 内存的生产，可有效的降低成本。
DDRSDRAM布线规则DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory）是一种双倍数据速率同步动态随机访问存储器。
DDR SDRAM的主频和前面的SDRAM相比，提供了更高的数据传输速率，更高的带宽和更低的功耗。
正确的DDR SDRAM布线规则是确保内存子系统的最佳性能和稳定性。
以下是DDRSDRAM布线规则的一些重要要点：1.信号布线：-时钟信号（CK）和数据线（DQ）应该以相同的长度布线，以避免时钟偏移引起的数据损失。
-时钟信号和数据线应该尽量平行布线，以降低信号之间的干扰。
-时钟和地址信号应该有足够的地线引脚（GND）相邻布线，以确保信号的良好传输。
-数据线之间，特别是相邻的数据线，应保持足够的间距，以降低信号交叉干扰。
-数据线和驱动器之间应该有适当的电阻匹配，以提高信号完整性。
-控制信号（CS，RAS，CAS，WE）和地址信号（A）应尽可能与时钟信号平行布线。
2.电源和地线布线：-电源线和地线应足够宽，以提供稳定的电流和地引。
-电源和地线应平行布线，以降低信号之间的干扰。
-地线应尽可能接近信号线，以降低信号的回流路径。
-电源线和地线之间应有适当的距离，以避免互相干扰。
3.终端布线：-终端布线应尽量接近DDRSDRAM芯片，以减小传输延迟和信号损失。
-终端布线应遵循DDRSDRAM供应商提供的布线指南，以确保符合DDRSDRAM标准。
4.长度匹配：-时钟信号和数据线应尽量匹配相同的长度，以避免时钟偏移引起的数据损失。
-地线和电源线也应尽量匹配相同的长度，以避免功率噪声干扰。
5.建模和仿真：-使用建模和仿真工具来验证DDRSDRAM布线的正确性和稳定性。
-进行时序分析和电气分析，以确保数据在DDRSDRAM子系统中的正确传输。
总之，DDRSDRAM布线规则是一个复杂的过程，需要考虑时钟信号、数据线、电源和地线的布线方式。
浅述DDR的PCB设计作者：许小华来源：《科技视界》2014年第24期【摘要】DDR芯片发展经历了一个蓬勃发展的时期。
从开始速率只有几十到上百M的SDRAM，到现在的1600M的DDR3，现在DDR4己经研发，即将出现在市场上。
如此高的速度，要做到严格的时序匹配，以满足信号的完整性，能让系统能稳定的工作，对于PCB设计者提出了更高的要求。
本文讲述了在DDR设计当中应该注意的信号完整性问题，时序问题等。
通过一个物联网中用到的一个OTT产品实例验证指导制定PCB设计规则，使PCB设计符合现今DDR高速高频的发展趋势。
【关键词】DDR；信号完整性；阻抗；时序1 DDR的信号完整性1.1 介绍保证信号完整性，是DDR设计中具有举足轻重的作用。
信号不完整，会使系统不稳定，甚至导致系统不工作。
主要有以下因素决定：PCB叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序。
1.2 PCB叠层（stack up）及阻抗对于一块PCB来说，一个好的PCB叠层设计对PCB线路的阻抗，信号完整性是很重要的。
比如四层板，所有信号线都走在顶层，底层。
内层是GND平面，VCC平面。
六层板以上的PCB，信号层与电源，地层是参差叠层的。
每个有高速信号的信号层必须有一个完整的参考平面与之相对应。
对于DDR来说，单端阻抗必须控制在50-60 Ohm，而且是要恒定连续的。
对于差分线，差分阻抗必须控制在100 Ohm。
比如CLK，DQS信号。
1.3 互联拓扑结构一般拓扑结构有：1 .菊花链；2.树形；3.fly-by在这几种拓扑结构中，菊花链式拓扑结构在SI方面有很大的优势。
在仿真当中，能明显看出菊花链拓扑结构比其它拓扑结构有更好的波形完整性。
Fly-By拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（Stub）。
Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性。
现在我们运用Cadence SI仿真软件进行一下仿真，就菊花链拓扑与树形拓扑结构，看看这两种拓扑结构对信号质量的影响。
DDR基础知识：1.SDRAM的基本参数：时钟频率(Data rate)、容量、工作电压、位宽、BANK数（过时）基本结构：（L-Bank）SDRAM内部L-Bank示意图，这是一个8X8的阵列，B代表L-Bank地址编号，C代表列地址编号，R代表行地址编号。
如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置位宽：（X4\X8\X16\X32\X64）存储容量计算方式：AND总结：容量=存储单元数量x位宽=2^行数x 2^列数x L-BANK数x位宽Bit/8（bit）=字节（bytes）2.信号说明：VDD、VDDQ：电源供电CLK、/CLK:差分时钟CKE:时钟使能/CS：片选信号BA0-BA1:块选择（决定哪个块进行读、写、刷新、预充电等操作） /RAS：行地址选取/CAS：列地址选取A0-A11:地址DQ0-DQ15:双向数据DQS:数据选通信号，控制I/O buffer，数据真正的同步信号/WE ：读/写信号，高电平为读命令，低电平为写命令DM、/DM：数据标志位，标示当前数据是否为有效数据3.拓扑结构4.Freescale规则要求：1．所有地址线与BA0\1\2等长在+\-25MIL;2．数据线长度小于CLK;3．控制线等长在+\-25MIL;4．CLK组内等长在+\-2.5MIL;总长小于3000 MIL;看了一下DATASHEET，CLK决定于芯片支持的通道数，采用不同的通道数，支持的位数也不同每颗颗粒有8bit、16bit、32bit、64bit的不同种类6D选用的是一个通道：16bitX2颗=32位+另一个通道：16bitX2颗=32位，一共64位的组合方式。
如上图，他可以选择单通道X16/X32/X64的形式。
但是双通道只能选择RDIMM(Register DIMM也就是Buffered DIMM可寄存内存) 可以支持最大内存容量,并且支持RAS特性(RAS技术---reliability, availability, and serviceability指可靠性R、可用性A、可维修性S3个指标，是评价计算机系统性能的重要内容。
DDR3的相关设计规范DDR3是一种常见的电子产品中使用的随机存取存储器（RAM）类型。
它使用双倍数据率（Double Data Rate，DDR）技术，提供高速数据传输和更高的带宽。
DDR3具有许多设计规范，以下是其中一些重要的规范。
1.精确的电气规范：DDR3的设计需要满足电气规范，以确保可靠的数据传输。
其中包括时钟频率、电压供应、信号幅度和交错延迟等方面的要求。
例如，DDR3的标准供电电压为1.5伏特（V）。
2.时序要求：DDR3的时序要求指定了命令、地址和数据等信号之间的时间关系。
这包括读取和写入操作的延迟时间、复位时间和刷新周期等。
时序要求的正确实现是确保DDR3稳定和可靠性的关键。
3.物理尺寸和连接接口：DDR3的物理尺寸和连接接口规范指定了模块的尺寸、引脚布局和插槽位置等。
这包括模块的长度、宽度和高度，以及引脚的布局和排列方式。
物理尺寸和连接接口规范确保DDR3可以正确地插入和连接到相应的插槽。
4.数据传输带宽：DDR3的设计规范涉及数据传输的带宽要求。
带宽是指每秒钟可以传输的数据量，通常以字节或位为单位。
DDR3的设计需要满足特定的带宽要求，以满足高速数据传输的需要。
5.控制和引脚定义：DDR3的设计规范中包括控制和引脚定义，用于指定不同引脚的功能和使用方式。
这些包括地址线、数据线、控制线、时钟线和电源线等。
控制和引脚定义规范确保正确的信号传输和通信。
6.容量和频率选项：DDR3的设计规范提供了不同容量和频率选项，以满足不同应用需求。
容量选项包括存储器模块的总容量，通常以GB为单位。
频率选项指定了DDR3的传输速率，通常以MHz为单位。
7.错误校正代码（ECC）支持：DDR3的设计规范中还包括对错误校正代码的支持。
ECC是一种能够检测和纠正内存中的错误的技术。
DDR3的设计需要支持ECC功能，以增强数据完整性和可靠性。
综上所述，DDR3的设计规范涵盖了电气规范、时序要求、物理尺寸和连接接口、数据传输带宽、控制和引脚定义、容量和频率选项，以及错误校正代码支持等方面。
目录1存储器 (2)1.1存储器分类 (2)1.2RAM（Randm Access Memory随机存取存储器） (2)1.3SRAM （Static RAM静态RAM） (3)1.4DRAM（Dynamic RAM动态RAM） (3)1.5SDRAM（Synchronous Dynamic Random Access Memory同步动态随机存储器） (3)1.6DDR SDRAM（Double Data Rate SDRAM双倍速率同步动态随机存储器） (3)1.7RDRAM (3)2SDRAM 内存模组 (4)2.1物理Bank (4)2.2芯片位宽 (5)3SDRAM内部结构 (6)3.1逻辑 Bank (6)3.2内存容量 (8)3.3DIMM设计 (8)4引脚定义 (9)5基本操作与时序 (11)5.1芯片初始化 (11)5.2行选址 (12)5.3列选址与读写命令 (13)5.4读操作 (14)5.5写操作 (16)5.6突发长 (16)5.7预充电 (19)5.8刷新 (21)5.9数据掩码 (22)5.10形象的例子 (23)6DDR SDRAM (26)6.1DDR 基本原理 (26)6.2DDR SDRAM 与 SDRAM 的不同 (28)6.3差分时钟 (29)6.4数据选取脉冲（DQS） (29)6.5写入延迟 (32)6.6突发长度与写入掩码 (33)6.7延迟锁定回路（DLL） (34)DDR系统学习资料1存储器存储器是计算机系统中的记忆设备，用来存放程序和数据，是计算机系统中不可或缺的组成部分。
计算机中的全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。
1.1存储器分类按读写功能可分为ROM和RAM1.2RAM（Randm Access Memory随机存取存储器）主要特点：(1) 随机存取当存储器中的消息被读取或写入时，所需要的时间与这段信息所在的位置无关。
1 / 35 DDR设计基础指南 版本编号 变更内容 变更人 变更日期
V1.0 初始发布 曾 斌 V1.1 update 曾 斌
V1.2 2 / 35
目录 第1章 前言..................................................................................................................................... 3 第2章 内存简介 ................................................................................................................... 3 2.1 基本存储原理 .......................................................................................................... 3 2.2 内存的频率 .............................................................................................................. 4 2.3 内存基本参数 ............................................................................................................ 7 2.3.1物理Bank......................................................................................................... 7 2.3.2逻辑Bank......................................................................................................... 7 2.3.3 tRCD解析...................................................................................................... 8 2.3.4 CL解析 .......................................................................................................... 9 2.3.4 tDQSS解析 ................................................................................................... 9 2.3.5 tRP(行预充电有效周期) ............................................................................. 10 2.3.6 Burst Length(突发长度) .............................................................................. 10 2.3.7 DQM（数据掩码） .................................................................................... 11 2.3.8 DQS（数据选取脉冲） .............................................................................. 12 2.3.9 Refresh(刷新) .............................................................................................. 13 2.3.10 DDR3与DDR2的区别 ............................................................................. 14 2.3.11 ODT简介................................................................................................... 16 2.4 内存的工作原理 .................................................................................................... 18 2.4.1 内存工作流程图 ........................................................................................... 18 2.4.2 数据“读”过程 ............................................................................................. 19 2.4.3 数据“写”过程 ............................................................................................... 21 第3章 硬件设计要求 ......................................................................................................... 23 3.1 DDR的电源设计 .................................................................................................... 23 3.1.1 DDR的核心电源设计（VDD&VDDQ） ........................................................ 23 3.1.2 参考电压（Vref）设计 ................................................................................ 24 3.2 电路设计介绍 .......................................................................................................... 25 3.3 Vtt简介及设计 ...................................................................................................... 28 3.4 内存的布局 ............................................................................................................ 29 第4章 DDR仿真及测试方法 ............................................................................................. 30 4.1 DDR PCB设计仿真 ................................................................................................ 30 4.2 DDR测试参数介绍 ................................................................................................ 31 4.3 简要可靠性测试方法 ............................................................................................ 34 参考文献......................................................................................................................................... 35 3 / 35
第1章 前言 近年来CPU的发展速度之快让人目不暇接，新产品的运算能力成倍提升；而内存在发展的过程中从DDR到DDR2、DDR3甚至DDR4，运行速度也在显著提升。此时对内存的设计也提出了更为苛刻的要求，尤其在工业控制领域和车载应用领域，恶劣的运行环境以及用户对系统的苛刻要求，就需要更为稳定的硬件系统作为保证。 内存设计，作为硬件系统中核心的部分，越来越受到重视。规范的硬件设计，能在系统方案设计之初，就能避免很多诸如量产后EMC、高低温下不稳定，容易死机，蓝屏等一些列的各种问题。我们在使用内存芯片的时候，遇到的困难比较多，其相对复杂的时序和较多的专用英文名词经常让人摸不到头脑，因此需要我们对其名词和基本的时序有很好的理解，这对以后的开发应用有很大的帮助。 内存的规范化设计，需要工程师对内存的工作原理，性能参数，layout布局以及可靠性测试方面有比较深入的了解。不足之处，请各位提出宝贵意见，不胜感激！ 本文主要从以下几个方面进行了介绍和总结： 1、 内存的简介 2、 硬件设计规范 3、 layout走线规范以及检查方法 4、 测试要求以及方法 5、 Hyperlynx仿真 主要目的是让开发人员更好的了解内存的相关知识，规范公司板载内存产品的设计，提高内存板卡的兼容性，减少错误的发生，降低开发的成本。
