积分梳状滤波器_CIC_的分析与设计_陈路俊

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改进型CIC抽取滤波器设计与FPGA实现

改进型CIC抽取滤波器设计与FPGA实现
张杰;戴宇杰;张小兴;吕英杰
【期刊名称】《现代电子技术》
【年(卷),期】2009(32)10
【摘要】为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点,给出一种改进型CIC滤波器.该滤波器在采用COSINE滤波器提高阻带特性的基础上,级联了一个SINE滤波器,补偿了其通带衰减.硬件实现时,采用新的多相分解方法结合非递归结构,不仅大大减少了存储单元数量,还使电路结构更加规则.经仿真和FPGA 验证,改进型CIC滤波嚣使用较少硬件,实现了阻带衰减100.3 dB,通带衰减仅为0.000 1 dB.
【总页数】3页(P22-24)
【作者】张杰;戴宇杰;张小兴;吕英杰
【作者单位】南开大学,南开大学微电子所,天津,300071;南开大学,南开大学微电子所,天津,300071;南开大学,南开大学微电子所,天津,300071;南开大学,南开大学微电子所,天津,300071
【正文语种】中文
【中图分类】TP368.1
【相关文献】
1.一种改进型CIC抽取滤波器的实现方法 [J], 谢海霞;孙志雄
2.CIC抽取滤波器的MATLAB设计及FPGA实现 [J], 杨翠娥
3.改进型CIC抽取滤波器的FPGA实现 [J], 谢海霞;赵欣
4.DVB-S中可变插值率CIC滤波器设计及其FPGA实现 [J], 张文坡;常亮;史丽荣
5.基于FPGA的CIC抽取滤波器设计与实现 [J], 雷能芳
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宽带通信芯片中级联积分梳状插值滤波器的优化设计

宽带通信芯片中级联积分梳状插值滤波器的优化设计孙晨;赵毅强;刘强;李旭【摘要】级联积分梳状(CIC)滤波器由于其结构简单、高效等优点,经常作为宽带通信芯片中的抽取器或插值器.随着通信系统以及超大规模集成电路的发展,芯片集成密度越来越高,需要对芯片中关键模块积分梳状滤波器进行面积的优化.为此,设计一种应用于无线宽带射频芯片的CIC插值滤波器.通过位宽优化方法减少滤波器内部节点位宽,并在增益校正部分采用输出截位后的正则有符号数字量编码乘法代替全位宽二进制补码乘法.实验结果表明,与优化前的CIC插值滤波器相比,该滤波器的电路面积可优化58％左右.【期刊名称】《计算机工程》【年(卷),期】2015(041)008【总页数】5页(P252-255,261)【关键词】级联积分梳状插值滤波器;宽带通信芯片;位宽优化;增益校正;正则有符号数字量编码乘法;面积优化【作者】孙晨;赵毅强;刘强;李旭【作者单位】天津大学电子信息工程学院,天津300072;天津大学电子信息工程学院,天津300072;天津大学电子信息工程学院,天津300072;天津大学电子信息工程学院,天津300072【正文语种】中文【中图分类】TN471 概述现代通信系统中经常需要根据感兴趣的信号来调整采样率，一般通过抽取或插值来降低或提高采样率。

积分梳状滤波器具有结构简单、高效等优点，广泛用于多采样率系统中［1-3］，作为抽取器或插值器。

根据级联积分梳状(Cascaded Integrator Comb，CIC)滤波器理论直接设计的滤波器虽然能满足性能的要求，但是电路面积大，往往需要根据实际应用采用一定的优化方法来减小CIC 滤波器的面积。

本文针对一款无线宽带射频芯片的需求，开展CIC 插值滤波器的设计，要求数据输入速率为20 MHz、输入采样率提高10 倍、旁带抑制大于50 dB、输出波纹小于0.05 dB 并保持输入输出位宽同为12 bit。

根据文献［4］提出的CIC 滤波器设计方法设计了一种5 级、插值因子为10、延迟因子为1 的CIC插值滤波器。

CIC滤波器的原理及FPGA实现

3. 3 梳状滤波器的 FPGA 实现由式 (3) 推出单级梳状滤波器的差分方程 y (n) = x (n) - y (n - 1) , 可以看出用减法器即可实现。对于C IC 滤波器来说, 正常的输出字宽一般都明显比W 小, 比如 9 位。V HDL 代码示例如下:
com ber: p rocess (clk_ com b) b eg in if (clk_ com b’even t and clk_ com b= ’1’) then
x ≤x_ in; - - x_ in 是 8 位输入 i0 ≤i0+ conv_ in teger (sx tx) ; i1 ≤i1+ i0; - - 累加 i2 ≤i2+ i1; i3 ≤i3+ i2; - - i3 为第四级积分器输出
……… End if; End p rocess in tegra to r;
大。鉴于此, 当前的专用DDC 芯片中, 都采用了一种高效的滤波器—— C IC 滤波器 (C IC 滤波器是由 Hogenauer E. B. 于 1981 年提出的, 因此又被称为 Hogenauer 滤波器) 作为第一级滤波器, 实现抽取、低通滤波; 第二级则采用一般的 F IR 或者 F IR 实现的特殊滤波器 (如半带滤波器) , 此时它们工作在较低的频率下, 且滤波器的参数得到了优化, 因此更容易以较低的阶数实现, 节省资源, 降低功耗。本文在研究C IC 滤波器基本原理的基础上, 对其进行了 FPGA 仿真、综合, 并最终应用在工程中, 达到了设计要求。
resou rces and can p lay w ell in h igher frequency. B a sed on the theo ry of C IC filter, I have

基于CIC滤波器原理的音频信号快速重采样算法

基于CIC滤波器原理的音频信号快速重采样算法Zhang Jiang'an;Yang Hongbai【摘要】针对现有音频信号重采样算法普遍具有的计算开销大的缺点,提出一种基于级联积分器与梳状(CIC)滤波器原理的音频信号快速重采样算法,应用于计算资源有限的嵌入式系统中.构造同时包含内插和抽取环节的三级CIC重采样滤波器,并根据其工作过程提出一种基本的音频信号重采样算法.推导由积分器寄存器值计算重采样值的公式,替代基本重采样算法中耗时的内插循环操作,从而得到音频信号快速重采样算法.该快速算法不需要存储滤波器系数,计算开销极小,在满足奈奎斯特采样定理的前提下可实现任意采样率转换,极大地提高了嵌入式音频重采样系统的性价比.【期刊名称】《计算机应用与软件》【年(卷),期】2019(036)007【总页数】5页(P277-281)【关键词】嵌入式系统;CIC滤波器;音频信号;重采样;快速算法;性价比【作者】Zhang Jiang'an;Yang Hongbai【作者单位】;【正文语种】中文【中图分类】TN912.3;TP3190 引言在日常生活和工作中嵌入式音频播放系统被广泛使用，例如便携式音箱、MP3播放器等。

这些嵌入式系统往往具有有限的硬件资源，例如作为主控芯片的数字信号处理器(DSP)、微控制器(MCU)等具有有限的存储空间和计算能力，而音频输出端口往往仅支持少数信号采样频率。

因此，在这些音频播放系统中，常常需要采用信号重采样算法[1]，以软件方式实时改变输入音频信号采样率，以解决音频解码器(decoder)与音频信号采样率之间不匹配的问题。

其中，采样频率转换倍率一般为分数(M、N为互质正整数)。

常用的分数倍信号重采样方法包括有限冲激响应(FIR)滤波器法[2]、多相滤波器组法[3]、Farrow结构滤波器[4-7]法等。

其中多相滤波器组法处理过程复杂，不利于软件实现。

FIR滤波器法和Farrow结构滤波器法均需要较多数据存储空间用以存储滤波器系数。

cic滤波器的设计指导材料-中国传媒大学

cic滤波器的设计指导材料-中国传媒大学设计目标设计一个16倍的插值的CIC滤波器IP，名称为CIC16I。

接口如下图所示，左边为输入信号右边为输出信号，黑体表示多比特位宽。

管脚说明I/O时序说明：CIC16I所有电路位于一个时钟域中，CIC16I的输入输出数据均为时钟驱动，即输入数据DIN需要使用使能信号DINEN同步，DINEN信号为单周期有效，相邻的两个DIN输入数据需要间隔至少16个时钟周期。

每当一个有效的DIN数据进入CIC16I，经过P个时钟周期的流水延迟后（用户对P的数值没有具体要求），DIN[n]对应的16个插值结果样点数据DOUT[n,0]～DOUT[n,15]在16个时钟周期内连续输出，对于每个有效输出的DOUT[n,k]数据，DOUTEN作为其高有效单周期的驱动信号。

CIC16I的输入、输出数据均为16比特有符号数，内部节点数据宽度不限，但是要求尽量达到较高的计算精度。

设计成果设计过程完成后，应当还有以下设计资料。

⏹参考文献⏹需求分析和理论算法推导报告⏹定点算法研究及仿真结果报告⏹电路结构设计报告⏹用户手册与测试报告◆定点仿真代码◆Testbenc 代码◆RTL代码设计阶段规划整个设计流程分为资料阅读阶段，需求分析和理论算法设计与仿真阶段，定点算法设计和仿真阶段，电路RTL结构设计、验证阶段。

1 资料阅读阅读相关书籍和论文，明确以下问题：1为什么要进行数字上变频？2 CIC插值算法的优点是什么？其相应的电路结构有什么优点？3 CIC算法本身还有那些不足？有如何的改进方式？4 CIC插值算法有那些参数可以设定，这些参数设定又会影响CIC插值算法的哪些性质或结果？相应的推导公式是什么？本阶段的目标是从宏观上了解目标算法和电路的各种特性，了解各种设计相关的可调参数以及参数之间的关系。

本阶段是为后面的需求分析过程作准备。

本阶段完成后请保留相关参考文献。

除了阅读相关论文，另外推荐阅读MATLAB 的Filter Design Toolbox－Multirate Filters部分中的CIC滤波器设计相关文档。

梳状线带通滤波器的设计和仿真

经过整体的仿真和优化得到满足指标要求的滤波器结构。与传统
设计方法相比，具有通用性强、
ｗ是带通滤波器的相对带宽，ｇ。，ｇ，
图１：梳状线带通滤波器示意图
设计准确、减小研制周期等优点
ｇ，ｇ为归一化的低通元件值。外界Ｑ值，可通过ＨＦＳＳ仿真由下式计算，
并且具有较小的插入损耗和体积，假通带离的宽的阻带。
比较远，约为４ｔｏ。
滤波器的理论设计公式繁琐，且加工完成后与设计指标误差较大，传统设计方法需要反复试验和修正。近年来随着电磁场仿真软件的商业化，像ＨＦＳＳ这样的可以精确仿真的软１．２低通滤波器原型到带通的变换网络综合法设计微波带通滤波器是由集总参数低通滤波器，引入导抗变换器使其变换
ＰｏｗｅｒＥｌｅｃｔｒｏｎｉｃｓ・电力电子
梳状线带通滤波器的设计和仿真
文／刘伟霞
全阻带结构。根据设计要求，采用理论计算和软件仿真相结合的方法完成了梳状带通滤波器的设计，理论计算得到谐振腔的外界Ｏ值和腔
实际的正确的输入输出耦合结构。（２）腔间的耦合系数腔间耦合系数的理论值可以用如下公式
半与相邻线元的一半构成一对同端接地的平
行耦合线段，两端的线０和线ｎ＋ｌ也与其相
邻线元的一半、构成一对异端接地的平行耦合线段，梳伏线滤波器的集总电容Ｃ。常做得很

梳状滤波器原理

梳状滤波器原理梳状滤波器是一种数字滤波器，它的原理是利用周期性的采样信号对输入信号进行采样，然后通过对采样信号进行加权平均来实现滤波的目的。

梳状滤波器的名称来源于其输出信号的频谱形状，它类似于一把梳子，因此被称为梳状滤波器。

梳状滤波器的结构非常简单，它由一个延迟线和一组加权系数组成。

输入信号经过延迟线后，与一组加权系数相乘，然后加权平均得到输出信号。

这组加权系数的作用是对输入信号进行滤波，不同的加权系数可以实现不同的滤波效果。

梳状滤波器的工作原理是基于采样定理，即在采样频率为2倍信号最高频率时，可以完全还原原始信号。

因此，如果输入信号的频率超过了采样频率的一半，就会出现混叠现象，即高频信号被混叠到低频区域。

梳状滤波器利用这一原理，通过周期性的采样信号对输入信号进行采样，然后对采样信号进行加权平均，从而实现滤波的目的。

梳状滤波器的优点是结构简单、计算量小、实现方便。

它可以实现高通、低通、带通和带阻滤波等多种滤波效果。

另外，梳状滤波器还可以用于信号的采样率转换，即将一个采样率的信号转换为另一个采样率的信号。

梳状滤波器的缺点是在滤波过程中会出现振铃现象，即在滤波器的截止频率附近会出现周期性的波动。

这是由于梳状滤波器的频率响应具有周期性的特点所导致的。

为了减少振铃现象的影响，可以采用窗函数等方法对加权系数进行调整。

总之，梳状滤波器是一种简单而有效的数字滤波器，它的原理是基于采样定理，通过周期性的采样信号对输入信号进行采样，然后对采样信号进行加权平均，从而实现滤波的目的。

梳状滤波器具有结构简单、计算量小、实现方便等优点，可以实现多种滤波效果和信号的采样率转换。

但是，它也存在振铃现象的缺点，需要采取相应的措施进行调整。

多级抽取CIC滤波器的Verilog-HDL设计PPT优秀课件

➢ 单级CIC抽取滤波器的原理 ➢ 多级CIC抽取滤波器的原理
单级CIC抽取滤波器示意图
多级CIC抽取滤波器示意图
7
单级CIC抽取滤波器的Verilog HDL设计
module cic_single(clk,clk1,reset,x_in,y_out); input clk,clk1,reset; input [7:0] x_in; output [7:0] y_out; wire[7:0] y_out; always @(posedge clk)begin if(!reset)begin
时序仿真结果图
9
3级CIC抽取滤波器的Verilog HDL设计
module park(clk,clk1,reset,x_in,y_out); input clk,clk1,reset; input[7:0] x_in; output[7:0] y_out; reg[7:0] y_out; always@(posedge clk)begin if(!reset)begin i1<=0, i2<=0, i3<=0; int_out1<=0, int_out2<=0, int_out3<=0; end else i1<={i1[7:0],x_in}; i2<={i2[7:0],int_out1}; i3<={i3[7:0],int_out2}; int_out1<=i1[7:0]+i1[15:8]; int_out2<=i2[7:0]+i2[15:8]; int_out3<=i3[7:0]+i3[15:8]; end
FPGA
输出信号
逻辑分析仪
FPGA设计流程图

数字变频器中积分梳状滤波器的FPGA实现

- 72 -数字变频器中积分梳状滤波器的FPGA 实现唐超，孟嗣仪（北京交通大学电子信息工程学院，北京 100044）【摘要】CIC 滤波器(Cascaded Integrator-Comb Filter)是一种有效高分解速率滤波器，特别适用于在通信中信号带宽为窄带下变频（抽取）、上变频（插值）的数字变频，在数字信号处理中有着广泛的应用。

文章给出了一种基于FPGA 的积分梳状滤波器设计方法，分析了滤波器的基本结构，以及决定滤波器性能的参数选择。

给出了CIC 滤波器和FIR 滤波器相结合的一种滤波结构。

仿真结果表明, 该设计简单合理, 使用灵活方便, 具有良好的性价比, 可应用于通信中多种多速率信号处理系统。

【关键词】CIC 滤波器；FPGA；下变频【中图分类号】TN713 【文献标识码】A 【文章编号】1008-1151(2008)12-0072-02（一）引言随着数字信号处理技术的发展，软件无线电技术代表着无线电电子信息系统的发展趋势将逐步取代传统的“纯硬件电路”的无线通信模式。

其基本思想就是将宽带模数变换器(A/D)及数模变换器(D/A)尽可能地靠近射频天线，建立一个具有“A/D-DSP-D/A”模型的通用硬件平台，在这个硬件平台上尽量利用软件技术来实现通信系统的各种功能。

但随着采样速率的提高，采样后的数据流速率变得很高，导致后续的信号处理速度跟不上，就有必要对A/D 后的数据流进行变频处理。

传统的数字变频处理方法主要利用专用ASIC 和CPU 算法实现，从其原理来看，不难发现这样的方法不利于系统参数的实时更新、调试同时会增加CPU 的负担，降低了系统的稳定性。

因此利用可编程逻辑器件实现CIC 滤波器将极大的提高无线电系统中信号带宽为窄带的下变频（抽取）、上变频（插值）的数字变频的适用性和灵活性。

（二）梳状滤波器理论积分梳状滤波器的时域表达式为：10()()D i y n x n i −==−∑ （2-1）其中D 是梳状部分的延迟，对上式进行z 变换，就可以得到积分梳状滤波器的传递函数：()1()1()RDY z z X z z H z −−−=−= （2-2）其中R 是变频因子。

CIC抽取滤波器的改进及其FPGA的实现

信息工程大学学报 200位于零点的两侧 , 其中最严重的混叠发生在第一个零点 1/ M ( f s 归一化值) 附近。若假设 CIC 滤波器的通带截止频率为 f c , 那么通常把 1/ M - f c 处的混叠抑制和 f c 处的通带衰减看作是评判滤波器性能好坏的两个指标。
尽管图 4 给出的实现方案的思想很简单 ,但是因为在该方案中抽取器放在了梳状滤波器之后 ,所以除了最后的多项式滤波器外全部的计算都是在高采样率下完成的 ,计算量很大 ,功耗也较大 ,不便于硬件的实现。于是考虑将每个传统 CIC 的 H ( z ) 拆开 , 把抽取器提到梳状部分之前 , 这样梳状滤波器的系数只有原来的 1/ M 倍 , 计算量也至少降低了 1/ M , 另外从 ( 4) 式可以看出 , 若取差分延迟 R = 1 , 则单级 CIC 的群时延是 ( M - 1) / 2 , 而如果将
第 1 期郑瑾等 :CIC 抽取滤波器的改进及其 FPG A 的实现 59
CIC 的级数设为 2 的整数倍 , 比如 N = 2 , 那么两级 CIC 的群时延就是 M - 1 , 这时再加入一级延迟
Z
- 1
, 就可以将抽取器再提到延迟器 z
4 仿真结果及性能比较
改进型 CIC 滤波器的 FPG A 实现 , 采用的是 Altera 公司 APEX20KE 系列器件 , 所有的仿真工作都在 Quartus II 中进行 , 最后波形的仿真结果导入到 matlab 中画出图形 ,得到相应的实验数据。仿真采用的输入输出数据宽度均为 32bit , 滤波器的抽取倍数为 M = 8 ,级联的级数为 N = 2 。图 6 给出了改进型 CIC 滤波器在 Quartus II 中实现的顶层结构图和仿真波形图。 ( clk 为时钟输入 ,en 为使能信号 ,rdy 是 “有数据输出” 信号 ,datain 为滤波器的 32 位数据输入 ,dataout 为滤波器的 32 位数据输出) 为便于性能比较 ,取滤波器的通带截止频率为 f c = 1/ 8 , M = 1/ 64 ( f s 归一化值 ) , 那么最差的混叠抑制将发生在 1/ M - f c = 7/ 64 处。实现传统的两级 CIC 滤波器 , 需要的逻辑资源为 258 个 , 仅占器件总资源的 4 % ,通带衰减为 0144 dB , 混叠抑制为 33191 dB ; 若采用 SCIC 滤波器 , 占有的逻辑资源达到 819 个 ,约占总资源的 12 % , 但此时的通带衰减为 01062 dB , 混叠抑制为 58140 dB ; 若用二阶多项式滤波器改进后的 SCIC 滤波器 , 采用图 4 的结构实现时 ,消耗的逻辑资源数为 1175 个 ,约占总资源的 18 % ,通带衰减下降至 0103 dB , 混叠抑制为 58 dB ,在 Quartus II 用时序分析得到的最大时钟频率为 86142 MHz ; 若换成图 5 的高效结构 ,耗用的逻辑

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