随着高速电路的不断涌现，PCB板的复杂度也越来越高，为了避免电气因素的干扰，信号层和电源层必须分离，所以就牵涉到多层PCB的设计。在多层板的设计中，对于叠层的安排显得尤为重要。一个好的叠层设计方案将会大大减小EMI及串扰的影响，在下面的讨论中，我们将具体分析叠层设计如何影响高速电路的电气性能。
一．多层板和铺铜层(Plane)
多层板在设计中和普通的PCB板相比，除了添加了必要的信号走线层之外，最重要的是安排了独立的电源和地层(铺铜层)。在高速数字电路系统中，使用电源和地层来代替以前的电源和地总线的优点主要在于：
1. 为数字信号的变换提供一个稳定的参考电压。
2. 均匀地将电源同时加在每个逻辑器件上
3. 有效地抑制信号之间的串扰
原因在于，使用大面积铺铜作为电源和地层大大减小了电源和地的电阻，使得电源层上的电压很均匀平稳，而且可以保证每根信号线都有很近的地平面相对应，这同时减小了信号线的特征阻抗，对有效地较少串扰也非常有利。所以，对于某些高端的高速电路设计，已经明确规定一定要使用6层(或以上的)的叠层方案，如Intel对PC133内存模块PCB板的要求。这主要就是考虑到多层板在电气特性，以及对电磁辐射的抑制，甚至在抵抗物理机械损伤的能力上都明显优于低层数的PCB板。
如果从成本的因素考虑，也并不是层数越多价格越贵，因为PCB板的成本除了和层数有关外，还和单位面积走线的密度有关，在降低了层数后，走线的空间必然减小，从而增大了走线的密度，甚至不得不通过减小线宽，缩短间距来达到设计要求，往往这些造成的成本增加反而有可能会超过减少叠层而降低的成本，再加上电气性能的变差，这种做法经常会适得其反。所以对于设计者来说，一定要做到全方面的考虑。
二．高频下地平面层对信号的影响
如果我们将PCB的微带布线作为一个传输线模型来看，那么地平面层也可以看成是传输线的一部分，这里可以用“回路”的概念来代替“地”的概念，地铺铜层其实是信号线的回流通路。电源层和地层通过大量的去耦电容相连，在交流情况下，电源层和地层可以看成是等价的。在低频和高频下电流回路有什么不同呢?从下图中我们可以看出来，在低频下，电流是沿电阻最小的路径流回，而在高频情况下，电流是沿着电感最小的回路流回，也是阻抗最小的路径，表现为回路电流集中分布在信号走线的正下方。
高频下，当一条导线直接在接地层上布置时，即使存在更短的回路，回路电流也要直接从始发信号路径下的布线层流回信号源，这条路径具有最小阻抗，即电感最小和电容最大。这种靠大电容耦合抑制电场，靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。
下面这个公式反映了信号线下方回流路径上的电流密度随各种条件而变化的规律：
从公式中可以得出结论：在电流回路上，离信号线越近的位置，电流的密度越大，这种情况下整个回路的面积最小，因而电感也最小。同时可以想象，信号线和回路如果离的很近，两者电流大小近似相等，方向相反，在外部空间产生的磁场可以相互抵消，因此对外界的EMI也很小。所以，在叠层设置时最好保证每个信号走线层都有很近的地平面层相对应。
现在考虑地平面上的串扰问题，在高频数字电路中，造成串扰的主要原因是电感耦合的结果。从上面回路电流密度分布的公式看出，当几个信号线离的比较近的时候，相互的回路电流会产生交叠，这时候两者之间的磁场必然相互干扰，从而产生串扰噪声。串扰电压的大小和信号线之间的距离D，地平面的高度H以及系数K有关，见下图：
式中K与信号的上升时间以及相互干扰的信号线的长度有关。对于叠层设置来说，无疑拉近信号层和地层的距离将会有效的减少地平面的串扰。
在实际PCB布线时经常会遇到这样一个问题，就是在对电源和地层进行铺铜时，如果不注意，可能会在铺铜区里出现一个隔离的槽，这一情况往往是由于过孔过密，或者过孔的隔
离区设计不合理造成的(如图)。后果是减慢了上升时间，增加了回路面积，从而导致电感的增大，容易产生不必要的串扰和EMI，我们要避免发生这种现象。
因为回路电流绕道而增大的电感大致可以表示为：
L=5Dln(D/W)
D代表信号线到断槽最近端的垂直距离，W是指走线的线宽。
三．几种典型的叠层方案及分析
了解了上述基本知识，我们可以得出相应的叠层设计方案。总体来说，尽量遵循以下几方面的规则：
1. 铺铜层最好要成对设置，比如六层板的2，5或者3，4层要一起铺铜，这是考虑到
工艺上平衡结构的要求，因为不平衡的铺铜层可能会导致PCB板的翘曲变形。
2. 信号层和铺铜层要间隔放置，最好每个信号层都能和至少和一个铺铜层紧邻。
3. 缩短电源和地层的距离，有利于电源的稳定和减少EMI。
4. 在很高速的情况下，可以加入多余的地层来隔离信号层，但建议不要多加电源层来
隔离，这样可能造成不必要的噪声干扰。
但实际情况是，上述谈到的各种因素不可能同时满足，这时我们就要考虑一种相对来说比较合理的解决办法。下面就分析几种典型的叠层设计方案：
首先分析四层板的叠层设计。一般来说，对于较复杂的高速电路，最好不采用4层板，因为它存在若干不稳定因素，无论从物理上还是电气特性上。如果一定要进行四层板设计，则可以考虑设置为：电源-信号-信号-地，还有一种更好的方案是：外面两层均走地层，内部两层走电源和信号线，这种方案是四层板设计的最佳叠层方案，对EMI有极好的抑制作用，同时对降低信号线阻抗也非常有利，但这样布线空间较小，对于布线密度较大的板子显得比较困难。
下面重点讨论一下六层板的叠层设计，现在很多电路板都采用6层板技术，比如内存模块PCB板的设计，大部份都采用6层板(高容量的内存模块可能采用10层板)。最常规的6层板叠层是这样安排的：信号-地-信号-信号-电源-信号，从阻抗控制的观点来讲，这样安排是合理的，但由于电源离地平面较远，对较小共模EMI的辐射效果不是很好。如果改将铺铜区放在3和4层，则又会造成较差的信号阻抗控制及较强的差模EMI等不良问题。还有
一种添加地平面层的方案，布局为：信号-地-信号-电源-地-信号，这样无论从阻抗控制还是从降低EMI的角度来说，都能实现高速信号完整性设计所需要的环境。但不足之处是层的堆叠不平衡，第三层是信号走线层，但对应的第四层却是大面积铺铜的电源层，这在PCB 工艺制造上可能会遇到一点问题，在设计的时候可以将第三层所有空白区域铺铜来达到近似平衡结构的效果。
更复杂的电路实现需要使用十层板的技术，十层的PCB板绝缘介质层很薄，信号层可以离地平面很近，这样就非常好的控制了层间的阻抗变化，一般只要不出现严重的叠层设计错误，设计者都能较容易地完成高质量的高速电路板设计。如果走线非常复杂，需要更多的走线层，我们可以将叠层设置为：信号-信号-地-信号-信号-信号-信号-电源-信号-信号，当然这种情况不是我们最理想的，我们要求信号走线能在少量的层布完，而是用多余的地层来隔离其它信号层，所以更通常的叠层方案是：信号-地-信号-信号-电源-地-信号-信号-地-信号，可以看到，这里使用了三层地平面层，而只用了一层电源(我们只考虑单电源的情况)。这是因为，虽然电源层在阻抗控制上的效果和地平面层一样，但电源层上的电压受干扰较大，存在较多的高阶谐波，对外界的EMI也强，所以和信号走线层一样，是最好被地平面屏蔽起来的。同时，如果使用多余的电源层来隔离，回路电流将不得不通过去耦电容来实现从地平面到电源平面的转换，这样，在去耦电容上过多的压降会产生不必要的噪声影响。
四．总结
上面仅仅讨论了在PCB叠层设计时会遇到的部分问题，具体应视实际情况而定，在能力范围内，经常还要兼顾信号质量与成本。在依照上面所阐述的理论原则来进行叠层方案的设计的同时，我们还需要考虑一些其它的布线原则来配合，比如每一层走线的方向，信号层电源线宽的定义，以及去耦电容的摆放等等。只有综合考虑各方面的因素，才能最终设计出一块性能较好的电路板。
根据PCB板器件密度和管脚密度估算出所需信号层数，确定总层数；若板卡必须要符合某种标准，同时也要考虑板卡厚度，有时要根据厚度限制对最佳叠层做出一定让步，改用其它叠层结构。
电源层应紧邻地层，并处于叠层中部，并且尽量避免将信号层夹在在电源层与地层之间。电源平面与地平面的紧密相邻好比形成一个平板电容，当两平面靠的越近，则该电容容值就越大。该电容的主要作用是为高频噪声（诸如开关噪声等）提供一个低阻抗回流路径，从而使接收器件的电源输入拥有更小的纹波，增强接收器件本身的性能。
优先考虑高速信号、时钟信号的传输线模型，为这些信号设计一个完整的参考平面，尽量避免跨平面分割区，以控制特性阻抗和保证信号回流路径的完整。
两信号层相邻的情况。对于具有高速信号的板卡，理想的叠层是为每一个高速信号层都设计一个完整的参考平面，但在实际中我们总是需要在PCB层数和PCB成本上做一个权衡。在这种情况下不能避免有两个信号层相邻的现象。我们目前的做法是让两信号层间距加大和使两层的走线尽量处于垂直，以避免层与层之间的信号串扰。
PCB叠层结构具有对称性。这样做的好处有，一方面可以方便PCB厂商制造板卡，另一方面也可以避免多层板压合过程中因厚度及材料的不同无法消除应力而产生板卡翘曲。
次表面设计成地层，有利于减小EMI。次表面，即紧靠表层（top、bottom）的层。
设计叠层时要领会以上原则，灵活运用。有时并不能同时满足所有原则、或者将所有原则应用到最佳，应该根据板卡的实际需求，确定层结构。
PCB阻抗设计及叠层 目录 前言 (4) 第一章阻抗计算工具及常用计算模型 (7) 1.0 阻抗计算工具 (7) 1.1 阻抗计算模型 (7) 1.11. 外层单端阻抗计算模型 (7) 1.12. 外层差分阻抗计算模型 (8) 1.13. 外层单端阻抗共面计算模型 (8) 1.14. 外层差分阻抗共面计算模型 (9) 1.15. 内层单端阻抗计算模型 (9) 1.16. 内层差分阻抗计算模型 (10) 1.17. 内层单端阻抗共面计算模型 (10) 1.18. 内层差分阻抗共面计算模型 (11) 1.19. 嵌入式单端阻抗计算模型 (11) 1.20. 嵌入式单端阻抗共面计算模型 (12) 1.21. 嵌入式差分阻抗计算模型 (12) 1.22. 嵌入式差分阻抗共面计算模型 (13) 第二章双面板设计 (14) 2.0 双面板常见阻抗设计与叠层结构 (14) 2.1. 50 100 || 0.5mm (14) 2.2. 50 || 100 || 0.6mm (14) 2.3. 50 || 100 || 0.8mm (15) 2.4. 50 || 100 || 1.6mm (15) 2.5. 50 70 || 1.6mm (15) 2.6. 50 || 0.9mm || Rogers Er=3.5 (16) 2.7. 50 || 0.9mm || Arlon Diclad 880 Er=2.2 (16) 第三章四层板设计 (17) 3.0. 四层板叠层设计方案 (17) 3.1. 四层板常见阻抗设计与叠层结构 (18) 3.10. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm (18) 3.11. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm (19) 3.12. SGGS || 50 55 60 || 90 95 100 || 1.6mm (20) 3.13. SGGS || 50 55 60 || 85 90 95 100 || 1.0mm 1.6mm (21) 3.14. SGGS || 50 55 75 || 100 || 1.0mm 2.0mm (22) 3.15. GSSG || 50 || 100 || 1.0mm (22)
[讨论]今天终于弄懂了PCB高速电路板设计的方法和技巧受益匪浅啊 电容, 最大功率, 技巧 高速电路设计技术阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，并且得到最大功率输出的一种工作状态。高速PCB布线时，为了防止信号的反射，要求线路的阻抗为50Ω。这是个大约的数字，一般规定同轴电缆基带50Ω，频带75Ω，对绞线则为100Ω，只是取整数而已，为了匹配方便。根据具体的电路分析采用并行AC端接，使用电阻和电容网络作为端接阻抗，端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1UF的多层陶瓷电容。电容有阻低频、通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。 串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。耦合分为容性耦合和感性耦合，过大的串扰可能引起电路的误触发，导致系统无法正常工作。根据串扰的一些特性，可以归纳出几种减小串扰的方法： 1、加大线间距，减小平行长度，必要时采用jog 方式布线。 2、高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。 3、对于微带传输线和带状传输线，将走线高度限制在高于地线平面范围要求以内，可以显著减小串扰。 4、在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰。传统的PCB设计由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制版测试后才能发现。这大大降低了设计的效率，提高了成本，在激烈的市场竞争下显然是不利的。于是针对高速PCB设计，业界人士提出了一种新的设计思路，成为“自上而下”的设计方法，经过多方面的方针分析和优化，避免了绝大部分可能产生的问题，节省了大量的时间，确保满足工程预算，产生高质量的印制板，避免繁琐而高耗的测试检错等。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。在印制电路板（PCB抄板）上的差分线，等效于工作在准TEM模的差分的微波集成传输线对。其中，位于PCB顶层或底层的差分线等效于耦合微带线，位于多层PCB内层的差分线，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位差是180，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压或电流相减，从而可以获得信号消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成低功耗的要求。
本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。 1 概述 当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。 本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。 2 DDR3介绍 DDR3内存与DDR2内存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号(时钟)不是独立的时钟源发送，而是由驱动芯片发送。它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。 DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Write leveling”技术来控制器件内部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。 3 仿真分析 对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC 64位双核CPU 模块，该模块采用Micron公司的MT41J256M16HA—125IT为存储器。Freescale 公司P5020为处理器进行分析，模块配置内存总线数据传输率为1333MT/s，仿真频率为666MHz。 3.1仿真前准备 在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的范围内，使印制板成为“可控阻抗板”，这是仿真分析的基础。DDR3总线单线阻抗为50Ω，差分线阻抗为100Ω。 设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性(输入＼输出、电源＼地等)……
Prepreg&core Prepreg：半固化片，又称预浸材料，是用树脂浸渍并固化到中间程度(B阶)的薄片材料。半固化片可用作多层印制板的内层导电图形的黏结材料和层间绝缘。在层压时，半固化片的环氧树脂融化、流动、凝固，将各层电路毅合在一起，并形成可靠的绝缘层。 core:芯板，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。 通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。 通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ(1OZ约为35um或1.4mil)三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。 多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。 当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构 （iMX255coreboard）： PCB的参数： 不同的印制板厂，PCB的参数会有细微的差异，需要与电路板厂的工程师沟通，得到该厂的一些参数数据，主要是介电常数和阻焊层厚度两个参数各个板厂会有差别。 表层铜箔： 可以使用的表层铜箔材料厚度有三种：12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um，大致相当于铜厚1 OZ、1.5 OZ、2 OZ。注意：在用阻抗计算软件进行阻抗控制时，外层的铜厚没有0.5 OZ的值。 芯板：我们常用的板材是S1141A，标准的FR-4，两面包铜，可选用的规格可与厂家联系确定。 半固化片： 规格（原始厚度）有7628（0.185mm/7.4mil），2116（0.105mm/4.2mil），1080（0.075mm /3mil），3313（0.095mm/4mil），实际压制完成后的厚度通常会比原始值小10-15um左右（即0.5-1mil），因此叠层设计的最小介质层厚不得小于3mil。同一个浸润层最多可以使用3个半固化片，而且3个半固化片的厚度不能都相同，最少可以只用一个半固化片，但有的厂家要求必须至少使用两个。如果半固化片的厚度不够，可以把芯板两面的铜箔蚀刻掉，再在两
《高速电路板设计与仿真》课程教学大纲 课程代码：030442003 课程英文名称：High Speed Printed Circuit Board Design and Emulation 课程类别：专业基础课 课程性质：选修 适用专业：电子科学与技术 课程总学时：40 讲课：40 实验：0 上机：0 大纲编写（修订）时间：2011.7 一、大纲使用说明 （一）课程的地位及教学目标 本课程是电子科学与技术专业的专业任选课, 属于专业技术基础课，是一门重要的实践课程。通过本课程的学习,学生能够利用先进的高端软件设计高速电路板，绘制出具有实际意义的原理图和印刷电路板图，具有对设计中的信号完整性、电磁兼容性、电源完整性等问题的分析能力，熟悉一定的电子工艺和印刷电路板的布局布线知识，为今后从事高端设计工作打下一定的基础。 （二）知识、能力及技能方面的基本要求 在知识方面，要求学生具有初步的半导体工艺、印制电路、芯片封装等方面的知识，还要了解信号完整性、电磁兼容性、电源完整性等方面的基本概念，如此才能设计出高质量的高速PCB。在能力方面，要求学生具备一些计算机方面的操作技能。 （三）实施说明 1.教学内容：包括原理图设计、PCB设计、高速信号仿真三部分，其中PCB设计为重点内容。应突出高速和高质量PCB的讲解,以适应高端设计要求。讲课要理论联系实际，设计具有实际意义的原理图和印刷电路板图，而不只是空讲理论知识。 2．教学方法：采用启发式教学，提高学生分析问题和解决问题的能力。鼓励学生通过实践和自学获取知识，培养学生的自学能力，调动学生自行设计的学习积极性和创新能力。 3．教学手段：本课程属于技术基础课，在教学中可采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 4．大纲实施时应贯彻学院工程训练与工程教育相结合的特点，注重学生的能力培养和专业素质的提高，尤其是培养学生的实际动手设计和操作的能力。 （四）对先修课的要求 本课程的先修课为电路、模拟电子电路、数字电子电路、计算机基础知识。 （五）对习题课、实践环节的要求 每次课后留有一定量的操作练习，要求学生课后在自己的电脑上学习操作。本课程无实验。 （六）课程考核方式 1．考核方式：考查 2．考核目标：考核学生是否掌握了软件的基本操作方法，重点考核学生的原理图绘制和印刷电路板的设计能力，所设计的项目是否具有实际意义。 3．成绩构成：本课程的总成绩由两部分组成：平时成绩（包括平时自行练习、出勤等）占20%，期末验收成绩（以综合作业完成情况给出成绩）占80%。按优、良、中、及格、不及格五级给出最后成绩。 （七）参考书目 《Cadence SPB 15.7工程实例入门》于争著，电子工业出版社， 2010.5.
随着信息宽带化和高速化的发展，以前的低速PCB已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB的应用也越来越广，设计也越来越复杂。高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超过45MHZ 至50MHZ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关。高速PCB的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。 高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题。一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计。 在电子系统与电路全面进入1GHz以上的高速高频设计领域的今天，在实现VLSI芯片、PCB和系统设计功能的前提下具有性能属性的信号完整性问题已经成为电子设计的一个瓶颈。从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。 传统的设计方法在制作的过程中没有仿真软件来考虑信号完整性问题，产品首次成功是很难的，降低了生产效率。只有在设计过程中融入信号完整性分析，才能做到产品在上市时间和性能方面占优势。对于高速PCB设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。 信号完整性的研究还是一个不成熟的领域，很多问题只能做定性分析，为此，在设计过程中首先要尽量应用已经成熟的工程经验；其次是要对产品的性能做出预测和评估以及仿真。在设计过程中可以不断积累分析能力，不断创新解决信号完整性的方法，利用仿真工具可以得到检验。 第二章：Candence Allegro PCB简介
PCB叠层结构知识 PCB叠层结构知识 较多的PCB工程师,他们经常画电脑主板,对ALLEGRO等优秀的工具非常的熟练,但是,非常可惜的是,他们居然很少知道如何进行阻抗控制,如何使用工具进行信号完整性分析.如何使用IBIS模型。我觉得真正的PCB高手应该还是信号完整性专家,而不仅仅停留在连连线,过过孔的基础上。对布通一块板子容易，布好一块好难。 小资料 对于电源、地的层数以及信号层数确定后，它们之间的相对排布位置是每一个PCB工程师都不能回避的话题； 层的排布一般原则： 元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面； 所有信号层尽可能与地平面相邻； 尽量避免两信号层直接相邻； 主电源尽可能与其对应地相邻； 兼顾层压结构对称。 对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在50MHZ 以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则： 元件面、焊接面为完整的地平面（屏蔽）； 无相邻平行布线层； 所有信号层尽可能与地平面相邻； 关键信号与地层相邻，不跨分割区。 注：具体PCB的层的设置时，要对以上原则进行灵活掌握，在领会以上原则的基础上，根据实际单板的需求，如：是否需要一关键布线层、电源、地平面的分割情况等，确定层的排布，切忌生搬硬套，或抠住一点不放。 以下为单板层的排布的具体探讨： *四层板，优选方案1，可用方案3 方案电源层数地层数信号层数 1 2 3 4 1 1 1 2 S G P S 2 1 2 2 G S S P 3 1 1 2 S P G S 方案1 此方案四层PCB的主选层设置方案，在元件面下有一地平面，关键信号优选布TOP 层；至于层厚设置，有以下建议： 满足阻抗控制芯板（GND到POWER）不宜过厚，以降低电源、地平面的分布阻抗；保证电源平面的去藕效果；为了达到一定的屏蔽效果，有人试图把电源、地平面放在TOP、BOTTOM层，即采用方案2： 此方案为了达到想要的屏蔽效果，至少存在以下缺陷： 电源、地相距过远，电源平面阻抗较大 电源、地平面由于元件焊盘等影响，极不完整 由于参考面不完整，信号阻抗不连续 实际上，由于大量采用表贴器件，对于器件越来越密的情况下，本方案的电源、地几乎无法作为完整的参考平面，预期的屏蔽效果很难实现；方案2使用范围有限。但在个别单板中，方案2不失为最佳层设置方案。
电源完整性与地弹噪声的高速PCB仿真 作者:Martin Vogel 和Brad Cole，Ansoft 公司使用基于电磁场分析的设计软件来选择退耦电容的大小及其放置位置可将电源平面与地平面的开关噪声减至最小。 随着信号的沿变化速度越来越快，今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化，PCB板上电源层与地层间的电压在电路板的各处都不尽相同，从而影响到IC芯片的供电，导致芯片的逻辑错误。为了保证高速器件的正确动作，设计者应该消除这种电压的波动，保持低阻抗的电源分配路径。 为此，你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。你必须知道要用多少个电容，每一个电容的容值应该是多大，并且它们放在电路板上什么位置最为合适。一方面你可能需要很多电容，而另一方面电路板上的空间是有限而宝贵的，这些细节上的考虑可能决定设计的成败。 反复试验的设计方法既耗时又昂贵，结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况，对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程，该设计用于光纤/宽带无线网络。软件仿真工具使用Ansoft的SIwave，SIwave基于混合全波有限元技术，可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的，SIwave可以有效的进行全面的分析，其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。 图1, SIwave中xDSM电路板的PCB版图，左边是两个高速总线，右边是三个Xilinx的FPGA。 xDSM电路板的尺寸，也就是电源层和地层的尺寸是11×7.2 英寸（28×18.3 厘米）。电源层和地层都是1.4mil厚的铜箔，中间被23.98mil厚的衬底隔开。 为了理解对电路板的设计，首先考虑xDSM电路板的裸板（未安装器件）特性。根据电路板上高速信号的上升时间，你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样，电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解，你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。 图2所示在0.54GHz的谐振模式下，电路板的中心处电源层和地层的电压差变化为零。对于一些更高频率的谐振模式，情况也是如此。但并非在所有的谐振模式下都是如此，例如在1.07GHz、1.64GHz和1.96 GHz的高阶谐振模式下，电路板中心处的电压差变化是不为零的。
一到八层电路板的叠层设计方式 电路板的叠层安排是对PCB的整个系统设计的基础。叠层设计如有缺陷，将最终影响到整机的EMC性能。总的来说叠层设计主要要遵从两个规矩: 1. 每个走线层都必须有一个邻近的参考层(电源或地层); 2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容; 下面列出从单层板到八层板的叠层： 一、单面板和双面板的叠层 对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑； 单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。 关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。 单、双层板通常使用在低于10KHz的低频模拟设计中: 1 在同一层的电源走线以辐射状走线，并最小化线的长度总和；
2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。 3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于pcb线路板的厚度乘以信号线的长度。 二、四层板的叠层 推荐叠层方式： 2.1 SIG－GND(PWR)－PWR (GND)－SIG； 2.2 GND－SIG(PWR)－SIG(PWR)－GND； 对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。 对于第一种方案，通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能，对于EMI性能来说并不是很好，主要要通过走线及其他细节来控制。主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射；增大板面积，体现20H规则。 对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层，中间两层均为信号/电源层。信号层上的电源用宽线走线，
高速高密度PCB设计的现状 随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，工程师面临的高速高密度PCB设计所带来的各种挑战也不断增加。下面为大家准备了关于高速高密度PCB设计的现状，欢迎阅读。 随着竞争的日益加剧，厂商面临的产品面世时间的压力也越来越大，如何利用先进的EDA工具以及最优化的方法和流程，高质量、高效率的完成设计，已经成为系统厂商和设计工程师不得不面对的问题。 热点：从信号完整性向电源完整性转移 谈到高速设计，人们首先想到的就是信号完整性问题。信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为，当系统工作在50MHz 时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。 信号完整性技术经过几十年的发展，其理论和分析方法都已经较为成熟。对于信号完整性问题，陈兰兵认为，信号完整性不是某个
人的问题，它涉及到设计链的每一个环节，不但系统设计工程师、硬件工程师、PCB工程师要考虑，甚至在制造时也不能忽视。解决信号完整性问题，必须借助先进的仿真工具，如Cadence的SPECCTRAQuest 就是不错的仿真工具，利用它可以在设计前期进行建模、仿真，从而形成约束规则指导后期的布局布线，提高设计效率。随着Cadence 在今年6月推出的专门针对千兆赫信号的仿真器MGH——它是业界首个可以在几秒之内完成数万BIT千兆赫信号的仿真器——信号完整性 技术更臻完善。 相对于信号完整性，电源完整性是一种较新的技术，它被认为是高速高密度PCB设计目前最大的挑战之一。电源完整性是指在高速系统中，电源传输系统(PDS power deliver system)在不同频率上，阻抗特性不同，使PCB板上电源层与地层间的电压在电路板的各处不尽相同，从而造成供电不连续，产生电源噪声，使芯片不能正常工作;同时由于高频辐射，电源完整性问题还会带来EMC/EMI问题。如果不能很好地解决电源完整性问题，会严重影响系统的正常工作。 通常，电源完整性问题主要通过两个途径来解决：优化电路板的叠层设计及布局布线，以及增加退耦电容。退耦电容在系统频率小于300 ~ 400MHz时，可以起到抑止频率、滤波和阻抗控制的作用，在恰当的位置放置合适的退耦电容有助于减小系统电源完整性的问题。但是当系统频率更高时，退耦电容的作用很小。在这种情况下，只有通过优化电路板的层间距设计以及布局布线或者其他的降低电
随着微电子技术和计算机技术的不断发展，信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。借助功能强大的Cadence公司SpecctraQuest 仿真软件，利用IBIS模型，对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而缩短设计周期。 本文概要地介绍了信号完整性(SI)的相关问题，基于信号完整性分析的PCB 设计方法，传输线基本理论，详尽的阐述了影响信号完整性的两大重要因素—反射和串扰的相关理论并提出了减小反射和串扰得有效办法。讨论了基于SpecctraQucst的仿真模型的建立并对仿真结果进行了分析。研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的, 也是必要的。 【关键字】 高速PCB、信号完整性、传输线、反射、串扰、仿真 Abstract With the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on interrelated problem of signal integrity. Then the design period is shortened. In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and crosstalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is discussed and the result of simulation is analysed. The researchful fruit indicates it’s doable and necessary to adopt emulational design based on signal integrity in high-speed electrocircuit design.
名词定义：SIG：信号层；GND：地层；PWR：电源层； 电路板的叠层安排是对PCB的整个系统设计的基础。叠层设计如有缺 陷，将最终影响到整机的EMC性能。 总的来说叠层设计主要要遵从两个规矩: 1. 每个走线层都必须有一个邻近的参考层(电源或地层); 2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容; 下面列出从两层板到十层板的叠层： 2.1 单面板和双面板的叠层； 对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。 关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低 的模拟信号。
单、双层板通常使用在低于10KHz的低频模拟设计中: 1 在同一层的电源走线以辐射状走线，并最小化线的长度总和； 2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线 路径。 3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于线 路板的厚度乘以信号线的长度。 2.2 四层板的叠层； 推荐叠层方式： 2.2.1 SIG－GND(PWR)－PWR (GND)－SIG； 2.2.2 GND－SIG(PWR)－SIG(PWR)－GND；
高速印刷电路板的设计考虑 2011年4月技术说明TN1033简介 背板是一种典型的用于系统内汇集所有电子模块的物理互连的方式。复杂的系统依靠背板上的连线、走线和连接器来处理大量的高速数据。多个背板模块之间的通信受到诸如连接器、走线长度、过孔和终端等部件的阻抗、电容以及电感参数的影响。设计高性能分布式负载背板的一个极为重要的因素是要了解如何进行设计来保证良好的信号完整性。 本技术说明介绍了几种拓扑连接结构间的基本区别。说明了在背板设计时需要考虑到的各种问题，并重点讨论了通过背板以点对点的传输线方式进行连接时的关键问题。包括印刷电路板走线结构、过孔、器件封装和背板连接器等方面。我们还为设计师们提供了一份印刷电路板设计的检查清单。给出了针对某些特定频率的讨论和指导。本文档还讨论了莱迪思半导体公司的FPGA产品线及其SERDES高速背板接口。这些接口通过CML差分缓冲接口提供高速串行数据流。 背板拓扑结构和概述 目前背板的系统互连拓扑结构主要有三种。它们分别是多点对多点、一点对多点和点对点。传统系统使用多点对多点/一点对多点连接的拓扑结构，为带有单个网络（节点）的多个器件提供有效的互连和通信，如图1所示。 图1:多点对多点背板结构 然而，这种网络结构有严格的数据速率限制。每个网络在卡与背板连接的节点上会有T型结构或者分支结构。这些T型结构会导致背板上信号路径传输线的不连续和不匹配。结果就会在高速传输时，卡与背板接口上都有大反射信号。这些反射信号会来回传送，持续较长的时间，在高速传输的情况下严重降低了信号的完整性。通常要等所传输数据的每个位的反射信号逐渐衰减后，才能实现可接受的信号通信。这大大限制了通信速率。因此，多点对多点和一点对多点的拓扑结构的速率极限一般都低于100 Mbps。由于实际走线长度和卡的插槽的增加，该速度极限很容易 就会低于10 Mbps。 点对点的互连拓扑结构消除了上面所述的信号路径的分支。消除了所产生的信号反射，从而大大提高了最大的数据速率。通过周详的设计考虑，这种背板互连可用于数据速率高达3 Gbps甚至更高的通信。 Lattice Semiconductor Corp.2011版权所有? 所有莱迪思的商标、注册商标、图案和标识符均在https://www.doczj.com/doc/a718168633.html,/legal网站上列出。所有其它品牌或产品名称均 为其所有者的商标或注册商标。此处的参数规格和信息可能会更改，恕不另行通知。中文翻译文档仅为您提供方便。莱迪思将尽力为您提供准确的中文翻译文档，但鉴于翻译的难度，译文可能会与英文文档存在一些微小差别，其准确性也难以保证。请参考英文源文件，获取最新、最准确的信息。所有的翻译文档中的信息均以英
关于PCB叠层的理解 设计者可能会设计奇数层印制电路板（PCB）。如果布线不需要额外的层，为什么还要用它呢？难道减少层不会让电路板更薄吗？如果电路板少一层，难道成本不是更低么？但是，在一些情况下，增加一层反而会降低费用。 电路板有两种不同的结构：核芯结构和敷箔结构。 在核芯结构中，电路板中的所有导电层敷在核芯材料上；而在敷箔结构中，只有电路板内部导电层才敷在核芯材料上，外导电层用敷箔介质板。所有的导电层通过介质利用多层层压工艺粘合在一起。 核材料就是工厂中的双面敷箔板。因为每个核有两个面，全面利用时，PCB的导电层数为偶数。为什么不在一边用敷箔而其余用核结构呢？其主要原因是：PCB的成本及PCB的弯曲度。 偶数层电路板的成本优势 因为少一层介质和敷箔，奇数PCB板原材料的成本略低于偶数层PCB。但是奇数层PCB的加工成本明显高于偶数层PCB。内层的加工成本相同；但敷箔/核结构明显的增加外层的处理成本。 奇数层PCB需要在核结构工艺的基础上增加非标准的层叠核层粘合工艺。与核结构相比，在核结构外添加敷箔的工厂生产效率将下降。在层压粘合以前，外面的核需要附加的工艺处理，这增加了外层被划伤和蚀刻错误的风险。 平衡结构避免弯曲 不用奇数层设计PCB的最好的理由是：奇数层电路板容易弯曲。
当PCB在多层电路粘合工艺后冷却时，核结构和敷箔结构冷却时不同的层压张力会引起PCB弯曲。随着电路板厚度的增加，具有两个不同结构的复合PCB弯曲的风险就越大。消除电路板弯曲的关键是采用平衡的层叠。尽管一定程度弯曲的PCB达到规范要求，但后续处理效率将降低，导致成本增加。因为装配时需要特别的设备和工艺，元器件放置准确度降低，故将损害质量。 使用偶数层PCB 当设计中出现奇数层PCB时，用以下几种方法可以达到平衡层叠、降低PCB制作成本、避免PCB弯曲。以下几种方法按优选级排列。 1．一层信号层并利用。如果设计PCB的电源层为偶数而信号层为奇数可采用这种方法。增加的层不增加成本，但却可以缩短交货时间、改善PCB质量。 2．增加一附加电源层。如果设计PCB的电源层为奇数而信号层为偶数可采用这种方法。一个简单的方法是在不改变其他设置的情况下在层叠中间加一地层。先按奇数层PCB种布线，再在中间复制地层，标记剩余的层。这和加厚地层的敷箔的电气特性一样。 3．在接近PCB层叠中央添加一空白信号层。这种方法最小化层叠不平衡性，改善PCB的质量。先按奇数层布线，再添加一层空白信号层，标记其余层。在微波电路和混合介质（介质有不同介电常数）电路种采用。 平衡层叠PCB优点：成本低、不易弯曲、缩短交货时间、保证质量。
Cadence SPECCTRAQuest 仿真步骤 [摘要]本文介绍了Cadence SPECCTRAQuest在高速数字电路的PCB设计中采用的基于信号完整性分析的设计方法的全过程。从信号完整性仿真前的环境参数的设置，到对所有的高速数字信号赋予PCB板级的信号传输模型，再到通过对信号完整性的计算分析找到设计的解空间，这就是高速数字电路PCB板级设计的基础。 [关键词]板级电路仿真I/O Buffer Information Specification（IBIS） 1 引言 电路板级仿真对于今天大多数的PCB板级设计而言已不再是一种选择而是必然之路。在相当长的一段时间，由于PCB仿真软件使用复杂、缺乏必需的仿真模型、PCB仿真软件成本偏高等原因导致仿真在电路板级设计中没有得到普及。随着集成电路的工作速度不断提高，电路的复杂性不断增加之后，多层板和高密度电路板的出现等等都对PCB板级设计提出了更新更高的要求。尤其是半导体技术的飞速发展，数字器件复杂度越来越高，门电路的规模达到成千上万甚至上百万，现在一个芯片可以完成过去整个电路板的功能，从而使相同的PCB上可以容纳更多的功能。PCB已不仅仅是支撑电子元器件的平台，而变成了一个高性能的系统结构。这样，信号完整性在PCB板级设计中成为了一个必须考虑的一个问题。 传统的PCB板的设计依次经过电路设计、版图设计、PCB制作等工序，而PCB的性能只有通过一系列仪器测试电路板原型来评定。如果不能满足性能的要求，上述的过程就需要经过多次的重复，尤其是有些问题往往很难将其量化，反复多次就不可避免。这些在当前激烈的市场竞争面前，无论是设计时间、设计的成本还是设计的复杂程度上都无法满足要求。在现在的PCB板级设计中采用电路板级仿真已经成为必然。基于信号完整性的PCB仿真设计就是根据完整的仿真模型通过对信号完整性的计算分析得出设计的解空间，然后在此基础上完成PCB设计，最后对设计进行验证是否满足预计的信号完整性要求。如果不能满足要求就需要修改版图设计。与传统的PCB板的设计比较既缩短了设计周期，又降低了设计成本。 同时，随着软件业的高速发展，涌现出了越来越多操作更简便、功能更多、成本更低的EDA软件。越来越完备的仿真模型也得以提供。所有这些都为PCB设计中广泛的采用电路设计板级仿真提供了充分条件。 下面就Cadence SPECCTRAQuest这一高速电路板级设计仿真工具采用IBIS模型详细介
一、电源平面和地平面要满足20H规则 二、当电源层、底层数及信号的走线层数确定后，为使PCB具有良好的EMC性能它们之间的相对排布位置基本要求如下： 元器件层下面（第二层）为地平面，提供器件屏蔽层及为顶层布线提供参考平面。 所有信号层尽可能与地平面相邻 尽量避免两信号层走线相邻。如果无法避免，应加大相邻信号层的走线间距，是两层信号线走线在上下位置呈垂直走线状态 主电源尽可能与其对应地相邻，并尽可能减小电源和地平面之间的距离，以小于5mil为优，最好不要超过10mil 兼顾层压结构的对称叠层还要兼顾PCB制造工艺和控制PCB的翘曲度。通常民用产品采用IPC_II标准，要求PCB的翘曲度要小于0.75%。 采用偶数层结构。 三、常见的PCB叠层结构 1、四层板的叠层结构： TOP、GND02、PWR03、BOTTOM；（TOP层下面有完整的地平面为最优布线层，关键信号应该优先布置在该层。电源平面和地平面的距离不宜过厚最好不超过5mil） TOP、PWR02、GND03、BOTTOM;（此方案和方案a类似） GND01、S02、S03、GND04/PWR04（为达到一定的屏蔽效果，有时采用此方案） 2、六层板的叠层结构 TOP、GND02、S03、PWR04、GND05、BOTTOM(此方案是业界主推的6层PCB的叠层设计方案，有3个布线层，一个电源平面，2个地平面。第4、5层之间的厚度要尽可能小弟3层是最佳布线层，告诉信号和高风险信号优先布置在该层) TOP、GND02、S03、S04、PWR05、BOTTOM (当需要的布线层数多，对成本要求苛刻时可以采用此方案。该方案中S03是最优布线层)
高速设计分析技术
Agenda 课程安排 High Speed Trends 高速设计趋势 y g Synchronous Design 同步系统设计 Source Synchronous Design 源同步系统设计-DDR2 -DDR3 Serial Link Design 高速串行设计-Interconnect consideration 互连考虑 I t t id ti -Technologies 设计技术 -8b/10b Encoding 8b/10b编码
Trend towards serial connectivity 向串行连接发展 高速电路设计趋势
Parallel I/O ? Common Clock 并行IO –共同时钟系统 Pre-layout simulation for design exploration and post-layout simulation for verification 可以通过SI前后仿真进行设计 ?Signal timing 信号时序 ?Signal noise 信号噪声 ?Undershoot and overshoot 过冲
Parallel I/O ? Common Clock (继续) 并行IO –共同时钟 Increase data pin counts How to increase data rate? 如何提高数据速率 Increase data pin counts 增加管脚 Increase bus clock frequency 增加时钟频率 But…… 但是…… ?Increase data pin counts ? it’s more hard for PCB design (need more space for trace breakout, routing…..) 增加管脚造成PCB 设计困难 ?Increase clock frequency ? it will reduce timing margin, destroy signal integrity (due to multi-drop top.), restrict data trace length, increase EMI… 增加时钟频率使得时序紧张, 信号完整性问题突出, 走线线长约束严格, 电磁辐射增加…