简单组合电路的设计(VHDL)
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实验二简单组合电路的设计（VHDL）
1．实验目的和要求
本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的使用方法,多层次电路设计、仿真和硬件测试等内容。
其目的是熟悉MAX+plus 10.2的VHDL 文本设计流程全过程。
2．实验原理
2选1多路选择器真值表
3．主要仪器设备（实验用的软硬件环境）
实验的硬件环境是：
微机
EDA实验开发系统 ZY11EDA13BE
并口延长线，JTAG延长线
实验的软件环境是：
MAX+plus 10.2
4．操作方法与实验步骤
首先利用MAX+plus 10.2完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。
最后在实验系统上进行硬件测试，实际验证本项实验的功能。
将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图，并将此文件放在同一目录E:\muxfile中。
以下是参考程序：
5．实验内容及实验数据记录
在max+plus2中输入2选1的选择器代码。
参考代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux21a IS
PORT (a,b:IN BIT;
s: IN BIT;
y: OUT BIT);
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y<=a WHEN s= ‘0’ELSE b;
END ARCHITECTURE one;
然后，在driver里头选择适合的芯片，再根据PORT的命名设置荧脚的输入，如下表所示：
引脚名称设置端口
a input Pin=45
b input Pin=46
s output Pin=53
y output Pin=24 进行编译，仿真，结果正确，将其保存在文件夹中。
以下是3选1的选择器的代码，将其输入到max+plus2中
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY muxk IS
PORT(a1,a2,a3,s0,s1:IN STD_LOGIC;
outy :OUT STD_LOGIC);
END ENTITY muxk;
ARCHITECTURE BHV OF muxk IS
COMPONENT mux21a
PORT(a,b,s:IN STD_LOGIC;
y: OUT STD_LOGIC);
END COMPONENT;
SIGNAL tmp : STD_LOGIC;
BEGIN
U1:mux21a PORT MAP(a=>a2,b=>a3,s=>s0,y=>tmp);
U2:mux21a PORT MAP(a=>a1,b=>tmp,s=>s1,y=>outy);
END ARCHITECTURE BHV;
将其编译，仿真，结果正确，保存在文件夹中。
然后在Assign 菜单栏下的Driver里选择和试验箱想匹配的芯片，并根据源代码的荧脚设置进行添加输入、输出端口如下表所示：
引脚名称设置端口
a1 input Pin=45
a2 input Pin=46
a3 input Pin=47
outy output Pin=19
s0 iutput Pin=53
s1 input Pin=54 把程序下载到芯片上,进行检验。
6．实验数据处理与分析
由实验的结果记录得如下表格：
表6 输入输出结果记录表
s a b y
0 0 ×0
0 1 × 1
1 ×0 0
1 × 1 1
由表6得知，当s=0时，输出y=a；当s=1时，输出y=b
7．质疑、建议、问题讨论
问题讨论：一个三选一多路选择器由两个二选一选择器组成因此会出现选择的时候有多种情况是一样的结果。
总结：通过此次实验，基本熟悉MAX+plus 10.2的VHDL文本设计流程全过程，进一步熟练了对MAX+plus 10.2的操作。
对组合电路逻辑有了进一步的了解，知道如何将程序扩展到多选一的情况，加深了对程序的理解。
