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《微处理器系统结构与嵌入式系统设计》勘误表

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1 \《微处理器系统结构与嵌入式系统设计（第二版）》勘误表 说明：如发现有其它未收录的错误，敬请发送相关信息到 yanboyu@uestc.edu.cn 页数 位 置 误 正

33 倒数第3行 应该首先将该存储单元的地址经数据总线送入„„ 应该首先将该存储单元的地址经总

线送入„„

63 正数第4行 MDR MBR

倒数第5行 „„，要和内存相互配合„„，某些中也包含有„„ „„，处理器要和内存相互配合，某些处理器中也包含有„„ 图3-8下“2.处理器内各模块间的互连” 这一段和图3-9对应关系不是很好，建议同时参看图3-7和图3-8。

65 正数第12行 指令的执行步骤如图3-12所示。 一条指令的执行步骤可能如图3-12

所示。 66 正数第14行 通常把指令周期分解为„„ 例如，可以把指令周期分解为„„

81 图3-29中存储单元地址

（Rs） Start＋(Rs)

88 倒数第11行 连续处理n条指令时的时空图如图5.47(b)所示，则实际吞吐量Tp为„„ 连续处理n条指令时的实际吞吐量Tp为„„

89 正数第5行 连续处理n条指令时的时空图如图5.47(b)所示，则效率E

为„„

连续处理n条指令时的效率E为„„

104 倒数第15行

因此从主存储器中读取一个字数据需要3个总线周期，第一个周期从„„，第三个周期在„„ 因此从主存储器中读取一个字数据需要2个总线周期，第一个周期从„„，第二个周期在„„

122 表4-7中第4行第一列

0000 （C/BE[3：0]信号的取值） 0010

127 倒数第8行

„I2C、Microwire和CAN等；„如SPI、RS232和RS485等。 „I2C、Microwire和SPI等；„如

CAN、RS232和RS485等。

136 正数第3行

SRAM完全由晶体管实现，其基本存储单元是双稳态电路 SRAM的基本存储单元是由MOS管

构成的双稳态电路，„„

142 图5-5

(c)双译码编址方式（其中M＝2n，„„） (c)双译码编址方式（其中M＝

22n，„„） 143 正数第10行

容量为64K单元（字）时 容量为64K单元（位）时

151 正数第10行

① A0～A16 ② A0～A14

160 图5-26

见后附图 2

163 正数第6行 设cache的存取时间为tc„„ 在采用图5-30结构时，设cache的存取时间为tc„„

正数第8行 已知主存的存取时间为„„ 若采用图5-31结构，且已知主存的存取时间为„„

166 图5-34

(a)位扩展（用16K×1bit的芯片扩展实现„„） (a)位扩展（用64K×1bit的芯片扩展

实现„„）

171 表5-9下正数第3行 4位可以为任意值„„ 16位可以为任意值„„ 表5-10 见后附表中红色字体

172 图5-42 芯片⑧未画 见后附图 正数第6行 （注：本例中„„） 应删除 表5-11 见后附表中红色字体 表5-12 见后附表中红色字体

177 习题5.1 (7)„„，按字编址，„„ (7)„„，若按字长编址，„„

习题5.10 (2)„„CPU在1µs内至少要访存一次。„„ (2)„„CPU最快在每个1µs内需要访存一次。„„

178 习题5.11 试问采用线选译码时需要多少个2114存储芯片？ 试问采用线选译码时最多可以扩充多少片2114存储芯片？ 习题5.14图 见后附图 习题5.15图 见后附图 习题5.16 未给系统数据总线宽度 增加：“该系统数据线宽度为16bits”

习题5.17 (1)10018，10028，10038，„，11008 (2)10028，10048，10068，„，12008 (3)10038，10068，10118，„，13008 (1)10018，10028，10038，„，11008 (2)10028，10048，10068，„，12008 (3)10038，10068，10118，„，13008

185 图6-7 见后附图

195 图6-23 见后附图

213 正数第4行 单位是波特/秒（Baud/s） 单位是波特（Baud） 图6-47 见后附图

214 例6.4

传送8位数据„„如图6-49所示。 某异步串行通信传送8位数据45H时

信号线上的波形如图6－49所示。 231 表7-6最后一行 „„能改变I位的状态 „„能改变F位的状态

240 正数第2行 指令书写格式：Rm，RRX 指令书写格式：Rm，RRX #n/Rs

243 图8-9

执行指令后R0中的值为0xA0000014 执行指令后R0中的值为

0xA0000018

262 图8-16 R8寄存器终值为0x0000000C R8寄存器终值应为0xA000000C 图8-17 R0、R2、R6、R8寄存器终值 见后附图 图8-18 R8寄存器初值为0xA0000010 R8寄存器初值应为0xA000000C 3

264 图8-20

图8-20 LDMFD使用示例 图8-20 LDMFA使用示例

SP寄存器终值为0x00000008 SP寄存器终值应为0xA0000008 277 倒数第17行 MICRO MACRO 278 倒数第7行 MICRO MACRO 280 正数第17行 AERA Init，„„，ALIEN＝3 AERA Init，„„，ALIGN＝3

292 倒数第2行 len EQU 7*4；初始化数组长度 len EQU 6*4 ；初始化数组比较长度

303 例9.9 见后附程序

303 例9.10 见后附程序

317 图10-10补充说明 MT48LC16 ‘；M16的13位行地址和9位列地

址分时复用地址引脚A0~A12 328 表10-8第一列第4行 UCON0 UFCON0 332 示例程序 见后附程序 4 160页 图5-26 逻辑地址到物理地址的转换

171页 表5-10 例5.3中部分译码方式下各模块地址空间的划分 模 块 A31 ~ A16 A15 A14 A13 A12 ~ A0 地址空间(范围)

① 0000000000000000 0 0 0 1111111111111~0000000000000 00001FFFH~00000000H …… …… 0000000000001100 000C1FFFH~000C0000H …… …… 1111111111111111 0FFFF1FFFH~0FFFF0000H

172页 表5-11 例5.3中线译码方式下各模块地址空间的划分 模 块 A31 ~ A21 A20 ~ A13 A12 ~ A0 地址空间(范围)

① 00000000000 XXXXXXX0 1111111111111~0000000000000 00001FFFH~0000000H …… …… 00000000000 000C1FFFH~000C0000H …… …… 11111111111 FFFF1FFFH~000F0000H

② …… XXXXXX1X 1111111111111~0000000000000 …… 00000000000 000C5FFFH~000C4000H …… ……

③ …… XXXXX0XX 1111111111111~0000000000000 …… 00000000000 000C3FFFH~000C2000H …… …… 5

…… …… …… …… …… ⑦ …… X1XXXXXX 1111111111111~0000000000000 …… 00000000000 000CDFFFH~000CC000H …… ……

⑧ …… 0XXXXXXX 1111111111111~0000000000000 …… 00000000000 000CFFFFH~000CE000H …… …… 注：存储芯片②、③的地址范围与图5－42硬件设计有关。

172页 表5-12 可变译码方式下各模块地址空间的划分 A15 ~ A10 A9 ~ A2 A1A0 模块地址空间

000100 00000000 11~00 1000H~1003H 00000001 1004H~1007H …… …… 11110111 13DCH ~13DFH

178页 习题5.14图 172页 图5-42 线译码片选 ⑧ 64K*1 ⑦

64K*1 ⑥

64K*1 ⑤

64K*1 ④

64K*1 ③

64K*1 ②

64K*1 CS1 ① A0 ~ A12

……

A13

A20

A14 A15 A19

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第二版勘误表

第二版勘误表

勘误
1、图2-13 最小模式的总线写操作时序（P47）
图2-13 最小模式的总线写操作时序2、图6-20 Cache的基本结构（P221）
图6-20 Cache的基本结构
3、图6-26 题3连接示意图（P229）
V A 14
D 0～D 8
D 0～D 8
图6-26 题3连接示意图
4 、图6-27 题4存储器控制图及与CPU 的连接图(P230)
图6-27 题4存储器控制图及与CPU 的连接图
5、5.某计算机存储器空间64KB ，I/O 空间与主存统一编址，I/O 空间用2K ，范围为F800H ～FFFFH 。

现用8KB ×8和2KB ×8两种静态RAM 芯片构成主存储器，RD 和WR 是分别为系统提供的读写信号线，IO /M 为高是内存操作，为低是I/O 操作。

请画出该存储器逻辑图，并标明每块芯片的地址范围。

图6-28 题5存储器逻辑图
(P231)
图6-28 题5存储器逻辑图
6、图8-21 题3系统连接图（P297）
图8-21 题3系统连接图
74LS244 A A A 外部输入
7 图8-22 题4图（P297）
图8-22 题4图
A 9A 0A A。

微处理器系统结构与嵌入式系统设计第二版——chap5习题解答

微处理器系统结构与嵌入式系统设计第二版——chap5习题解答

5.10 用16K×1位的DRAM芯片组成64K×8位存储器，要求：(1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。

试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？（1）组建存储器共需DRAM芯片数N=（64K*8）/（16K*1）=4*8（片）。

每8片组成16K×8位的存储区，A13~A0作为片内地址，用A15、A14经2:4译码器产生片选信号，逻辑框图如下（图有误：应该每组8片，每片数据线为1根）（2）设16K×8位存储芯片的阵列结构为128行×128列，刷新周期为2ms。

因为刷新每行需0.5μS，则两次（行）刷新的最大时间间隔应小于：为保证在每个1μS内都留出0.5μS给CPU访问内存，因此该DRAM适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。

●若采用分散刷新方式，则每个存储器读/写周期可视为1μS，前0.5μS用于读写，后0.5μS用于刷新。

相当于每1μS刷新一行，刷完一遍需要128×1μS＝128μS，满足刷新周期小于2ms的要求；●若采用异步刷新方式，则应保证两次刷新的时间间隔小于15.5μS。

如每隔14个读写周期刷新一行，相当于每15μS刷新一行，刷完一遍需要128×15μS＝1920μS，满足刷新周期小于2ms的要求；需要补充的知识：刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止的时间间隔。

刷新周期通常可以是2ms，4ms或8ms。

DRAM一般是按行刷新，常用的刷新方式包括：●集中式：正常读/写操作与刷新操作分开进行，刷新集中完成。

特点：存在一段停止读/写操作的死时间，适用于高速存储器。

（DRAM共128行，刷新周期为2ms，读/写/刷新时间均为0.5μS）●分散式：一个存储系统周期分成两个时间片，分时进行正常读/写操作和刷新操作。

微处理器系统结构与嵌入式系统设计（第2版）第3章答案

微处理器系统结构与嵌入式系统设计（第2版）第3章答案

微处理器系统结构与嵌入式系统设计（第2版）第3章答案“微处理器系统原理与嵌入式系统设计”第三章习题解答3.1处理器有哪些功能？说明实现这些功能各需要哪些部件，并画出处理器的基本结构图。

处理器的基本功能包括数据的存储、数据的运算和控制等功能。

其有5个主要功能：①指令控制②操作控制③时间控制④数据加工⑤中断处理。

其中，数据加工由ALU 、移位器和寄存器等数据通路部件完成，其他功能由控制器实现。

处理器的基本结构图如下：寄存器组控制器整数单元浮点单元数据通路处理器数据传送到内存数据来自内存数据传送到内存指令来自内存3.2处理器内部有哪些基本操作？这些基本操作各包含哪些微操作？处理器基本操作有：取指令、分析指令、执行指令。

取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。

分析指令：对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。

执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器、存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。

3.3什么是冯·诺伊曼计算机结构的主要技术瓶颈？如何克服？冯·诺伊曼计算机结构的主要技术瓶颈是数据传输和指令串行执行。

可以通过以下方案克服：采用哈佛体系结构、存储器分层结构、高速缓存和虚拟存储器、指令流水线、超标量等方法。

3.5指令系统的设计会影响计算机系统的哪些性能？指令系统是指一台计算机所能执行的全部指令的集合，其决定了一台计算机硬件主要性能和基本功能。

指令系统一般都包括以下几大类指令。

：1）数据传送类指令。

（2）运算类指令包括算术运算指令和逻辑运算指令。

（3）程序控制类指令主要用于控制程序的流向。

（4）输入/输出类指令简称I/O 指令，这类指令用于主机与外设之间交换信息。

因而，其设计会影响到计算机系统如下性能: 数据传送、算术运算和逻辑运算、程序控制、输入/输出。

微处理器系统结构与嵌入式系统设计答案

微处理器系统结构与嵌入式系统设计答案

“微处理器系统结构与嵌入式系统设计”第一章习题解答1.2 以集成电路级别而言，计算机系统的三个主要组成部分是什么？中央处理器、存储器芯片、总线接口芯片1.3 阐述摩尔定律。

每18个月，芯片的晶体管密度提高一倍，运算性能提高一倍，而价格下降一半。

1.5 什么是SoC？什么是IP核，它有哪几种实现形式？SoC：系统级芯片、片上系统、系统芯片、系统集成芯片或系统芯片集等，从应用开发角度出发，其主要含义是指单芯片上集成微电子应用产品所需的所有功能系统。

IP核：满足特定的规范和要求，并且能够在设计中反复进行复用的功能模块。

它有软核、硬核和固核三种实现形式。

1.8 什么是嵌入式系统？嵌入式系统的主要特点有哪些？概念：以应用为中心，以计算机技术为基础，软硬件可裁剪，适应应用系统对功能、可靠性、成本、体积和功耗的严格要求的专用计算机系统，即“嵌入到应用对象体系中的专用计算机系统”。

特点：1、嵌入式系统通常是面向特定应用的。

2、嵌入式系统式将先进的计算机技术、半导体技术和电子技术与各个行业的具体应用相结合的产物。

3、嵌入式系统的硬件和软件都必须高效率地设计，量体裁衣、去除冗余，力争在同样的硅片面积上实现更高的性能。

4、嵌入式处理器的应用软件是实现嵌入式系统功能的关键，对嵌入式处理器系统软件和应用软件的要求也和通用计算机有以下不同点。

①软件要求固体化，大多数嵌入式系统的软件固化在只读存储器中；②要求高质量、高可靠性的软件代码；③许多应用中要求系统软件具有实时处理能力。

5、嵌入式系统和具体应用有机的结合在一起，它的升级换代也是和具体产品同步进行的，因此嵌入式系统产品一旦进入市场，就具有较长的生命周期。

6、嵌入式系统本身不具备自开发能力，设计完成以后用户通常也不能对其中的程序功能进行修改，必须有一套开发工具和环境才能进行开发。

第二章习题答案2.2 完成下列逻辑运算（1）101+1.01 = 110.01（2）1010.001-10.1 = 111.101（3）-1011.0110 1-1.1001 = -1100.1111 1（4）10.1101-1.1001 = 1.01（5）110011/11 = 10001（6）(-101.01)/(-0.1) = 1010.12.3 完成下列逻辑运算（1）1011 0101∨1111 0000 = 1111 0101（2）1101 0001∧1010 1011 = 1000 0001（3）1010 1011⊕0001 1100 = 1011 01112.4 选择题（1）下列无符号数中最小的数是( A )。