第3章集成逻辑门

UO(V) UOH A B 2.7 C
UT ：阀值电压 1.4V UOFF ： 开门电 平 UON ： 关门电
R1 3k b1
R2 750
c2
V3
A
B C
e1 e2 e3
V1 c1
V2 3k R3 360
R4
U
UCC R5 100
V4 F
V5 UO
0.3 UOL
D平 E
UOFF UT UON
i
UI(V)
3.简单计算机应用
数据Bus CPU
10
01
00
Display Printer
keys
Y0 Y1 Y2 Y3
2-4 Decoder
A1 A0
EN'
地址总线
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3.5 CMOS集成逻辑门 3.5.1 CMOS反相器
(a) 反相器电路
(b) 反相器简化电路
Vi VIL 0V
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&
&
EN
EN
Three-state NAND gate
Three-state AND gate
Three-state NOT gate
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a e b
a b c d e
线或（Wired-OR） F=ae+be
F
eF
0b
1a
F
Question F=?
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三态门的应用
1.双向传输
EN G1
DA G2
DB
EN=0时 G1工作 G2高阻
数据从DA
DB
EN=1时 G2工作 G1高阻
数据从DB
DA
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2.实现分时传送
数据总线
…
…
EN1 D1 EN2 A2
…ENn Dn
实现在同一个公用通道上分时传送n 个不同的信息，各个三 态门可以在ENi的控制下与总线相连或脱离。挂接总线的三态门 任何时刻只能有一个控制端有效。
TTL电路 列 •54LS/74LS
HTL电路 系 •54列AS/74AS
双极型 ECL电 I路IL电
系 •54列ALS/74ALS 系列
路
•4000系列
1.按工艺区分
CMOS电路 •54HC/74HC MOS型 NMOS电路 系•54列HTC/74HTC
PMOS电路 系列
Bi-CMOS型
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8
2.0
2.0
0.8
0.8
10
10
10
2
CMOS
4000 4.6 0.05 -0.51 0.51 3.5 1.5 45 5*10-3
74HC 4.4 0.1 -4 4 3.5 1.0 10
5*10-3
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3.2 TTL与非门 工作原理
第一级V1多射级输入（与） 第二级V2反相 第三级V3—V5互补推挽输出
A B
1
1
EN
VC
C A
&
B F
EN
EN
EN=1 FE=NA=B0 F为 高阻
EN AB F 0 ×× 高阻 1 00 1 1 01 1 1 10 1 1 11 0
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A B
EN 1
VC
C
A
&
B F
EN
EN
EN AB F 1 ×× 高阻 0 00 1 0 01 1 0 10 1 0 11 0
当Vi=ViL时，T1，T3导通，T2，T4
截止，Vo=VoH
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T1
T2 Vi
T3
VD T5
V0
T4
T6
用T2，T4取代R1，R2，形成有源下拉式结构。
当=ViH时，T2，T3和T6导通，T1，T4和T5截止， Vo=VoL。
当Vi=ViL时，T1，T4和T5导通，T2，T3和T6截止， Vo=VoH 由于T5，T6导通内阻很小，所以负载电容CL的充放电
开门 关门
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e1
e2
e3
b
c
多
射
NNN
极
P
晶
N
体 管
P型衬底
的
(a)
结 构
UCC
UCC
及 等 效 电 路
R1
b
A e1 V1
e1 e2 e3 ABC
c
B e2 C e3
V2 V3
R1 b V4
P1
(b)
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3.3 TTL与非门的特性与参数
⒈电压传输特性
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各种系列门电路的性能比较
系列 参数
VOH(min)/V VOL (max)/V IOH (max)/mA IOL (min)/mA VIH (min)/V VIL (max)/V
Tpd/nS P(功耗/门)/mW
TTL
74
74LS
2.4
2.7
0.4
0.5
-0.4
-0.4
16
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5.平均延迟时间tpd
tpd=
U1
1 2
（tPHL+tPLH）
500 0Um
0 U0
500 0Um
0 tPHL
Um t
tPLH
t
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3.3 集电极开路（OC）门
集电极开路的门电路（Open Collector Gate），简称OC门 。其电路结构和逻辑符号如 下图所示：
时间很短，从而 有效地减少了电路的传输延迟时间。目前 BiCMOS反相器的传输延迟时间可以减少到1ns以下。
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三.按数字系统设计方法分类:
* 1.通用型中规模（MSI），小规模（SSI）集成逻 * 辑2.由件软。件组态的大规模（LSI ），超大规模
（VLSI）集成逻辑器件，如微处理器、单片机、 通用和专用数字信号处理全器定等制。 * 3.专用集成电路ASIC。 半定制 PROM
PLD PLA PAL GAL CPLD FPGA
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2.输入负载特性
＋UCC
R1 Ib1 UB1
＋
I1
－UI
RI
V2
V5
R3
UI(V)
1.4 UOFF
0 ROFF RON
RI(kΩ)
TTL门输入电阻与输入电压的关系 RI<0.7K时 UI=VL RI>2K时 UI=VH
ROFF—关门电阻=0.7K RON —关门电阻=2K
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2.按输出结构区分
推拉式输出或CMOS反向器输 出 OC输出或OD输出 三态输出
二.按集成度（单个芯片所含门的个数）区分：
1.小规模集成电路（Small Scale Integration，SSI，10门以下/片） 2.中规模集成电路（Medium Scale Integration，MSI，100门以下/片） 3.大规模集成电路（Large Scale Integration，LSI，1000门以上/片） 4.超大规模集成电路（Ｖery Large Scale Integration, VLSI,10000门以上/片)
例：电路如图所示，标出输出电压的高低值
VH
&
0.2K
VL
≥1
3K
3. 输出特性
①与非门处于
输出低电平
V2
（此时，IL为灌电流。 为保证UOL≤0.35V， 通常ILmax ≤25mA）
②与非门处于 输出高电平
V3
（此时，IL为拉电流。 为保证UOH输出高电 平，通常IL ≤14mA）
UCC
RL
UO(V)
F AB
3.5.3 Bi-CMOS反相器的两种电路结构型式
Bi-CMOS这种门电路的特点是逻辑部分采用CMOS结构，
输出极采用双极型三极管，因此兼有CMOS电路的低功耗和双极
型电路低输出内阻的优点。
VD
T1 T
Vi
3
Vo
T2
T4
两个双极型输出管的基极接有下拉电阻。
当Vi=ViH时，T2，T4导通，T1，T3 截止，Vo=VoL。
VGS1 0
VGS 2 Vi VDD VDD VTP
V1截止 V2导通
VO VOH VDD
Vi VIH VDD
VGS1 VDD VTN V1导通 VGS 2 0 VTP V2截止
VO VOL 0
3.5.2 CMOS逻辑门
V3(P)
A B
VDD
V4(P) F
V2(N)
V1(N)
当输入A、B 中有一个或者两个均为低电平时，V1、 V2中有一个或两个截止，输出F 总为高电平。 当A、B 均为高电平输入时， V1、V2同时导通，输 出F 为低电平。
FAB
B A
V1(N)
VDD V4(P)
V3(P) F
V2(N)
只要A、B 输入中有一个为高电平时， V1或V2有一个导通， 输出F 就为低电平。 只有当A、B 输入同时为低电平时，才使V1和V2同时截止， V3和V4同时导通，输出F 才为高电平。
R1 3k b1
R2 750
c2
V3
A
B C
e1 e2 e3
V1 c1
V2 3k R3 360
R4
UCC R5 100
V4 F
V5 UO
TTL与非门的各级工作状态
输入
V1
V2
高电平3.6V 低电平 0V.33V V4 V5 输 出 与非门状态
全部为高电位 倒置工作 饱和 导通 截止 饱和 低电位UOL 至少有一个为低电位 深饱和 截止 微饱和 导通 截止 高电位UOH
数字集成电路的分类 各种系列门电路的性能比较 数字集成电路型号的命名法 CMOS ， ECL器件型号组成符号意义
TTL与非门的工作原理 TTL与非门的特性与参数 集电极开路（OC）门
三态门 CMOS逻辑器件
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3.1 数字集成电路的分类
一.按工艺结构区分：
•54/74系列 •54H/74H系
CD段（转折区）: 1.3 =<Ui<1.4V
AB段（截止区）:Ui<=0.6V V2,V5截止
V2,V5导通 V2输入电阻=R3//Rbe5 V2的放大倍数增加
BC段（线性区）0.6<Ui<1.3V V2导通,V5截止
V2输入电阻=R3 V2反相wenku.baidu.com大 目录
DE段（饱和区）:Ui>1.4V V2,V5饱和
V5
IL
3
2
1
10 20 30 40 IL(mA)
TTL与非门输出低电平的输出特性
UCC
R5 IR5
V4 IL
RL
UO(V)
3
2
1
0
10 20 30 40 IL(mA)
TTL与非门输出高电平的输出特性
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4. 扇入扇出系数 扇入系数Ni：逻辑门的输入端数。
制造时已确定 扇出系数No：一个逻辑门驱动同类门的个数。
RR
&
A
12
FA
B
F
R
B
3
（a）集电极开路与非门 电路
目录
（b）OC门逻辑符号 < > 总目录 退出
OC门的输出端可以直接并联在一起，但需要外接电阻
VC
C
A
&
F
B
C
&
D
OC门的并联处实现“线与” F=AB• CD=AB+CD
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3.4 三态门
三态输出门（简称三态门）是在普通门电路的基础上， 增加控制端和控制电路构成。其电路结构图和逻辑符 号如下图所示：