一种实用的双相时钟电路的设计

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2006年第3期 安徽电子信息职业技术学院学报 No.3 2006 
5卷(总第24期)|0UIINALOF ⅫⅥ ! ! 坠 皇 : 垒 : 

【文章编号】1671—802X(2006)03—0077—02 

种实用的双相时钟电路的设计 

于绍友 
(蚌埠经贸学校,安徽蚌埠 233030) 

【摘要】本文比较了几种双相时钟电路,提出了一种满足高速数模和模数转换电路中的双相时钟电路,该电路既能满足 
时钟信号边沿的震动要小(低jitter),又能满足输出不同时为低电平的特点。从仿真结果看该电路.-j- ̄很好的满足设计要求。 
【关键词】双相时钟;数模和模数转换;RTZ 
【中图分类号]TN79 2 【文献标识码】B 

引言 
如今电子产品几乎到了“无孔不入”的地步,各行各业, 
各个领域都有电子产品的应用需求。正是这一巨大的需求市 
场.推动着集成电路的飞速发展。而作为集成电路的基础,这 
些年来半导体工艺技术得到迅速的提高,芯片的集成度每l8 
个月就增长1倍。每三年就有新的一代IC产品问世。国外先 
进的大规模IC制造工艺从1990年的0.Sum、1993年的 
0.6um。1995年的0.35urn,1997年的0.25um,1999年的 
0.18urn,2003年的0.13urn。2009年的0.08urn,直至2012年 
的0.05urn。在现代超大规模集成电路发展中时钟可能是最 
重要的信号,控制着数据处理和传送的速率。时钟为处理 
高复杂度的数字系统提供了一个结构框架。一个时钟网络 
将时钟从时钟发生器或时钟源连接到同步元件的时钟输入 
端。 

常用的时钟电路 

两相时钟系统用于大多数的数字系统设计中。这种时钟 
风格的主要思想就是用两相互补交迭的时钟。这两个时钟都 
满足一个重要特性,就是他们不会同时为高电平。用一个单 
相时钟生成不重叠两相时钟有多种方法,习惯上采用如图1 
所示电路。用R—s触发器产生不重叠两相时钟的方法。该 
结构产生两相时钟的基本原理是:当输入时钟CLK从“0” 
跳交到“1”时,上面的或非门输出在经过一个门延迟后,从 
原先的“1”跳交到“0”,同时倒相器的输出也从“1”改变为 
“0”

下面的或非门输出从“1”跳变到“0”,同时,倒相器的输 

出也从“1”改变为“0”,上面的或非门在倒相器输出的“0”信 
号和下面的或非门输出的“0”信号共同作用下,再经过一 
个门的延迟,它的输出端从原先的“1”跳交到“0”。同 
样的道理,当Cu(从“1”跳交到“0”,下面的或非门首 
先响应,使输出CK1从“1”跳变到“0”,但其问经历了 
两个门延迟时间。这个“0”信号和CLK信号共同作用于上 
面的或非门。经过一个门延迟使CK2从“0”跳交到 
“1”。如此循环往复,由此电路便从单相时钟得到了两相 
不重叠时钟。从图1可以看出,用R—s触发器产生的双相时 
钟的电路,由于存在时钟同时为低电平的工作点,对于有些 


k-【收稿日期】2005—11—22 
【作者简介】于绍友(1969一),男,蚌埠经贸学校讲师。 

电路显然是不适合的。 
图1用R—S触发器产生的双相时钟 

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圆圈回四 于绍友——一种实用的双相对钟电路的设计 第3期 
(2)双相时钟不应该有同时为低电平的工作点。由于 
BTZ(Return To zem)控制信号的特点,如图3所示,当双相时 钟都为低时,所有的控制信号都为低,这样使得图4中电流 源Iref没有通路。电路工作混乱。 一-J a4∞ 图3双RTZ脉冲电路的控制电路 图4双RTZ脉冲编码电路 2.影响时钟歪斜的几个因素 (1)连接时钟树的连线 (2)时钟树的拓扑结构 (3)时钟的驱动 (4)时钟线的负载 (5)时钟的上升及下降时间 在集成电路内部,时钟信号要驱动大的负载,是负载最 重的信号,有可能导致电路延时和时钟偏差。消除的方法之 一就是增强驱动能力。 3.具体电路设计 根据上述设计思想,设计电路如图5所示。该设计用全 差分倒相器设计的双相时钟电路,NCK是CK的反相时钟。 CK和NCK加到锁存器上,则会产生相应的输出信号。OUT1 和OUT2。再将OUT1和OUT2加到另一对锁存器的两端。为 了加大驱动能力,时钟输出端接了多个倒相器。在设计中可 将倒相器的宽长比设置较大,以增大带负载能力。 罾 一‘ 图5产生双相时钟的电路图 6.20 该电路能很好的符合设计要求。该电路的优点是电路结 构简单,并且性能稳定。 
四、设计仿真验证 
对所设计的时钟电路进行仿真(采用Charted CMOS 
0.5um 5v工艺)。仿真结果如图6所示,从结果可以看出产生 
的两个时钟的边沿的中间电平时问差为0.05rm,这完全符合 
电路中关于jitter的要求。同时又能够满足时钟非交迭的要 
求。 

图6双相时钟电路的波形图 
五、结论 
本文设计了一种适合于高速效模和模数转换器中的双 
相时钟电路,该电路既满足时钟的抖动要小,同时输出又不 
同时为低电平的要求。从仿真结果看该电路可以满足性能要 
求,能够广泛的应用于各种高速数字集成电路。 

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