超大规模集成电路中低介电常数介质研究进展
集成电路发展，从1947年肖克利和他的两助手布拉顿、巴丁在贝尔实验室发明的世界上第一个晶体管算起，到今天也有60多年的时间了，其间各种创新，层出不穷。集成电路技术发展的过去很多年一直遵循摩尔定律，而随着期间尺寸的缩小，摩尔定律也受到一定限制，因此，后摩尔定律就相应的被提出来。然而器件尺寸是否会一直缩小，能否缩小到超过原子之间的限度，以及如果可能缩小到超过原子限度之后所带来的一些列串扰等问题，都需要我们进一步去探索。不管遵循怎样的规则，目的都是为了缩小器件尺寸，减小功耗，增加集成度等，来进一步提升器件及电路本身性能。可以预见，未来超大规模集成电路技术将会依赖于三个关键技术：1．精细加工（13nmEUV曝光、X射线曝光与分辨率增强技术）；2．互连线（0.13特征尺寸之后的铜互连与低K介质的可靠性）；3．新型器件结构和材料体系（金属栅氧化层高K材料、CMOS层间低K材料、SOI材料和应变Si）。其中互连线技术中之所以会注重低K材料，因为低K材料在解决互连线中的RC延迟问题占有重要地位。
我们都知道摩尔定律指的是集成电路的集成度每3年提高约4倍，而特征尺寸缩小约1/2。当特征尺寸减小到0.18um时，伴随金属连线截面和间距的减小，互联结构中的电阻和电容迅速增大，由此引起的互连延迟将超过电路的本征延迟，将成为制约集成电路性能的主要瓶颈。在以往的集成电路中，一直都是使用铝或铝合金与二氧化硅的互连技术，因为SiO2具有极好的热稳定性和抗湿性，是金属互连线间的主要绝缘材料，而金属铝则是则是芯片中电路互连导线的主要材料。但是随着集成电路技术的进步，具有高速度、高器件密度、低功耗及低成本的芯片越来越成为超大规模集成电路的主要产品。此时，芯片中的导线密度不断增加，导线宽度和间距不断减小，互连中的电阻R和电容C所产生的寄生效应越来越明显，因此，以铝或铝合金与二氧化硅的互连技术已经面临很大的挑战。尤其是当器件尺寸缩小到0.25um以后，克服阻容迟滞（RC Delay）而引起的信号传播延迟、线间干扰及功率耗散等，成为集成电路工艺技术发展不可回避的课题。金属铜(Cu)的电阻率为（~1.7uΩcm），比金属铝的电阻率（~3.0uΩcm）低约40%，因而，铜线替代传统的铝线就成为集成电路工艺的发展方向。如今，因为大马士革及双大马士革工艺的出现，铜线工艺已经成为集成电路工艺的重要领
域。与此同时，低K 材料代替传统的二氧化硅，也就成为集成电路工艺的又一必然选择。因此，低电阻率的铜与低介电常数介质相结合的新型互连结构，就成为未来集成电路工艺技术发展的主流。其中，低K 材料是这种新型互连结构的基础，成为超大规模集成电路和系统级集成电路开发中比不可少的关键材料。国内外一些专家相继指出，低介电常数互连介质的研究已经成为发展高速、低功耗和多功能集成电路需要解决的瓶颈。
一．理论分析
下面从理论的角度解释为什么低K 材料可改进互连延迟问题。首先由图示来表明互连线之间的电阻，如图1所示
图1 金属互连线间电阻示意图
从图1的简单金属互连线示意图可以求出互连线间的电阻，一些参数也已经标出。下面给出互连线间寄生电容的简单示意图，由图2可以看出各互连线间的线间电容和互连线的线层间电容。这里我们只考虑相邻互连线间的电容，而忽略布线间距比较远的金属线。
L: 互连长度 T: 金属高度 W: 金属宽度=金属间距
r: 金属电阻率 L W T
W r T W L R ⨯=ρ
图2 金属互连线间电容
从图2中可以看到，我们只考虑最近邻的布线之间所带来的电容，而相邻比较远的之间布线电容，我们可以忽略不计，因此，总的电容由下述公式描述
从总电容可以看出，低K 材料显然可以使电容减小。
RC 互连延迟：
ρ(Al) = 3.0 u Ω cm ρ(Cu) = 1.7 u Ω cm
k(oxide) = 4.0 k(low-k) = 2.7 k(air gap) = 1.0
图3说明随着器件尺寸缩小，不同电阻率的金属和不同介电常数的介电材料对栅极延迟和RC 延迟的影响
T W W T T Cv Cv Cl Cl cross-section of inter-connect system top metal layer bottom metal layer Interconnect layer T: 电介质厚度（=金属高度）
平行板电容 d A k C 0 ε=A: 极板面积 d: 板间距离 k: 电介质常数 e0: 真空介电常数
线间电容 W T L k C l ⨯=0 εT W L k C v ⨯=0 ε层间电容 )11( 2)(2220T W W T L k C C C v l +=+=ε)11( 2 222
0T W L k delay RC +=ερ
图3 栅极延迟vs RC 延迟
二．低介电常数材料的特点及分类
低K 材料大体可以分为无机和有机聚合物两种。目前的研究认为，降低材料的介电常数主要有两种方法，其一是降低材料自身的极性，包括降低材料中电子极化率，离子极化率以及分子极化率。在分子性降低的研究中，人们发现单位体积中的分子密度对降低材料的介电常数起着重要作用。下式为分子极性与介电常数的Debye 方程：
201233r e d r N u kT εααεε⎛⎫-=++ ⎪-⎝⎭
式中，r ε材料的介电常数，0ε为真空介电常数，e α，d α分别为电子极化和分子形变极化，N 为分子密度。可见，材料分子密度的降低有助于介电常数的降低。 关于降低材料密度的方法，其一是采用化学气相淀积法（CVD ）的方法在生长二氧化硅的过程中引入甲基（—CH 3），从而形成松散的SiOCH 薄膜，也称CDO （碳掺杂的氧化硅）。其二是采用旋压方法将有机聚合物作为绝缘体材料用于集成电路工艺。这种方法兼顾了形成低极性网络和高空隙密度两大特点，因而其介
