第8章 Verilog有限状态机设计

与
给现态信号current_state • COM组合过程通过信号current_state中的状态值，进入相应的状态;
应 • 在此状态中根据外部的信号（如state_inputs）向内或向外发出控制
用
信号（如com_outputs）；
• 同时根据外部信号（如state_inputs）向次态信号next_state中赋相
用 • parameter旁的位宽说明可写可不写
• current_state是现态变量和next_state是次态变量
5
1、状态机说明部分
E
2005版本的System Verilog
D
typedef enum {s0, s1, s2, s3, s4} type_user;
A
type_user current_state, next_state;
应的状态值，确定下一状态的走向；
• 此状态值通过next_state传给REG时序过程，直到下一个时钟脉冲
的到来。
8
4、辅助过程
E
➢ 辅助过程用于配合状态机工作的组合过程或时序过程。例 如为了完成某种算法的过程，或为了存储数据的存储过程，
D
或用于配合状态机工作的其他时序过程等。
A 例10-1
技
module FSM_EXP (clk, reset, state_inputs, comb_outputs);
E
➢ 主控时序过程指负责状态机运转和在时钟驱动下负责状态
D
转换的过程。 ➢ 状态机是随外部时钟信号，以同步时序方式工作的，状态
A
机中必须包含一个对工作时钟敏感的过程，状态机向下一
技
状态转换的实现仅取决于时钟信号的到来。

D
D
D1 = Q1 + D + Q0 N D0 = Q0’ N + Q0 N’ + Q1 N + Q1 D OPEN = Q1 Q0
6
简单的自动售货机(verilog)
module autosell (clk, reset, D, N,open); input clk, reset, D,N; output open; parameter cell0= 2'b00，cell5 = 2'b01, cell10= 2'b10, cell15 = 2'b11; reg [1:0] state; reg [1:0] next_state;
assign Z = (state== S5);
14
always @(state or X) case (state) S0: if (X) next_state = S1 ;else next_state = S0; S1: if (X) next_state = S1; else next_state = S2; S2: if (X) next_state = S1 ;else next_state = S3; S3: if (X) next_state = S4 ;else next_state = S0; S4: if (X) next_state = S1 ;else next_state = S5; S5: if (X) next_state = S1 ;else next_state = S3; default next_state = S0; endcase endmodule

画状态图:

输入: N, D, reset, clk 输出商品: open

verilog有限状态机实验报告范文（附源代码）有限状态机实验报告一、实验目的进一步学习时序逻辑电路了解有限状态机的工作原理学会使用“三段式”有限状态机设计电路掌握按键去抖动、信号取边沿等处理技巧二、实验内容用三段式有限状态机实现序列检测功能电路a)按从高位到低位逐位串行输入一个序列，输入用拨动开关实现。

b)每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如i.ii.输入：1101101101输出：0001000001c)用八段数码管显示最后输入的四个数，每输入一个数，数码管变化一次d)按键按下的瞬间将拨动开关状态锁存i.注意防抖动（按键按下瞬间可能会有多次的电平跳变）三、实验结果1.Rt_n为0时数码管显示0000，led灯不亮，rt_n拨为1，可以开始输入，将输入的开关拨到1，按下按钮，数码管示数变为0001，之后一次类推分别输入1，0,1，按下按钮后，数码管为1101，LED灯亮，再输入1，LED灯灭，之后再输入0，1（即共输入1101101使1101重叠，第二次LED灯不亮），之后单独输入1101，LED灯亮2.仿真图像刚启动时使用rt_n一段时间后其中Y代表输出，即控制led灯的信号，el表示数码管的选择信号，eg表示数码管信号四、实验分析1、实验基本结构其中状态机部分使用三段式结构：2、整体结构为：建立一下模块：Anti_dither.v输入按键信号和时钟信号，输出去除抖动的按键信号生成的脉冲信号op这一模块实现思路是利用按钮按下时会持续10m以上而上下抖动时接触时间不超过10m来给向下接触的时间计时，达到上限时间才产生输出。

Num.v输入op和序列输入信号A,时钟信号clk和复位信号，复位信号将num置零，否则若收到脉冲信号则将num左移一位并将输入存进最后一位。

输出的num即为即将在数码管上显示的值Scan.v输入时钟信号，对其降频以产生1m一次的扫描信号。

Trigger.v这一模块即为状态机模块，按三段式书写。

实验七有限状态机设计一、实验目的1、掌握利用有限状态机实现一般时序逻辑分析的方法；2、掌握用VHDL或Verilog编写可综合的有限状态机的标准模板；3、掌握用VHDL或Verilog编写序列检测器以及其他复杂逻辑电路的设计；二、实验内容1、用MOORE型状态机设计一个具有双向步进电动机控制实验：该控制电路有三个输入信号：clk时钟信号，clr复位信号，dir方向控制信号。

输出信号为phase[3..0]用来控制步进电机的动作。

当dir=1时要求phase[3..0]按照“0001”，“0010”，“0100”，“1000”的顺序变化；当dir=0时要求phase[3..0]按照“0001”，“1000”，“0100”，“0010”的顺序变化。

2、设计一个简单的状态机，功能是检测一个5位的二进制序列“10010”。

3、设计一个串行数据检测器，要求是：连续4个或4个以上为1时输出为1，其他输入情况为0。

（选做）4、根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VERILOG 有限状态机描述。

（选做）三、实验步骤实验一：1、建立工程2、创建Verilog HDL文件3、输入程序代码并保存module moore1(clk,clr,dir,phase);input clk,clr,dir;output[3:0] phase;reg[3:0] phase;reg[1:0] state;parameter s0='b00,s1='b01,s2='b10,s3='b11;always@(posedge clk)beginif(clr)beginphase<='b0000;state<=s0;endelsebegincase(state)s0:if(dir) beginphase<='b0010;state<=s1;endelsebeginphase<='b1000;state<=s3;ends1:if(dir) beginphase<='b0100;state<=s2;endelse beginphase<='b0001;state<=s0;ends2:if(dir) beginphase<='b1000;state<=s3;endelse beginphase<='b0010;state<=s1;ends3:if(dir) beginphase<='b0001;state<=s0;endelse beginphase<='b0100;state<=s2;endendcaseendendendmodule4、进行综合编译5、新建波形文件6、导入引脚，设置信号源并保存7、功能仿真，结果分析由仿真波形图可以看出当dir=1时，phase[3..0]按照0001，0010，0100，1000的顺序变化，当dir=0时phase[3..0]按照0001，1000，0100，0010的顺序变化。