程序设计之有限状态机程序设计之有限状态机状态机？以前听说过，忘了是老师说的，还是老大说得了。
当时的认识也就是字面的意思，无非是和状态以及状态转换有关系。
也许在写过或者读过的一些代码中有遇到过有限状态机的程序，但是当时是一定没有想到这就是状态机吧。
最近在学习一些东西的时候竟然多次遇到，觉得还是有必要写点关于程序设计中有限状态机的东西。
，这里是一篇对状态机从定义到实现都有很好解释的文章，摘录部分如下：*************************************************************** ************************依据状态之间是否有包含关系，分以下两种（1）常规状态机。
状态机中的所有状态是不相交的、互斥的。
（2）层次状态机。
状态机中的状态之间要么是互斥的，要么是真包含的，可以用树性结构来描述这些状态集，包含其它状态的状态称为枝节点，不包含其它状态的状态称为叶节点，为方便单树描述，总是设计一个状态包含所有的状态节点，称为根节点。
状态机的状态只能停留在叶节点，而不能停留在枝节点，每个枝节点需要指定一个子节点为它的默认子节点，以便状态机进入枝节点的时候能够停留到叶节点。
一般都用switch/case if/else方式实现。
在少量状态（3个及其以下）的时候，不需要引入专门的状态机模块。
常规状态机模块实现涉及到的结构由上而下为：顶层结构是状态机：当前状态id，缺省操作，状态表，状态表：状态数组状态结构：状态id，状态名，进入操作，退出操作，缺省操作，状态事件表（数组）状态事件结构：操作，事件，下一状态的id*************************************************************** ************************从代码易读及美观角度来说，建议用switch/case来实现。
从经验来看，在一些稍大的程序设计中一般都会有状态机的实现，特别是在分层实现，协议栈实现，编解码方面。
有限状态机(FSM)设计利用VHDL设计的许多实用逻辑系统中，有许多是可以利用有限状态机的设计方案来描述和实现的。
无论与基于VHDL的其它设计方案相比，还是与可完成相似功能的CPU相比，状态机都有其难以逾越的优越性。
它主要表现在以下几方面：由于状态机的结构模式相对简单，设计方案相对固定，特别是可以定义符号化枚举类型的状态，这一切都为VHDL综合器尽可能发挥其强大的优化功能提供了有利条件。
而且性能良好的综合器都具备许多可控或不可控的专门用于优化状态机的功能。
状态机容易构成性能良好的同步时序逻辑模块，这对于对付大规模逻辑电路设计中令人深感棘手的竞争冒险现象无疑是一个上佳的选择，加之综合器对状态机的特有的优化能，使得状态机解决方案的优越性更为突出。
状态机的VHDL设计程序层次分明，结构清晰，易读易懂，在排错、修改和模块移植方面，初学者特别容易掌握。
在高速运算和控制方面，状态机更有其巨大的优势。
由于在VHDL中，一个状态机可以由多个进程构成，一个结构体中可以包含多个状态机，而一个单独的状态机（或多个并行运行的状态机）以顺序方式的所能完成的运算和控制方面的工作与一个CPU类似。
由此不难理解，一个设计实体的功能便类似于一个含有并行运行的多CPU的高性能微处理器的功能。
事实上这种多CPU的微处理器早已在通信、工控和军事等领域有了十分广泛的应用。
就运行速度而言，尽管CPU和状态机都是按照时钟节拍以顺序时序方式工作的，但CPU 是按照指令周期以逐条执行指令的方式运行的；每执行一条指令通常只能完成一项操作，而一个指令周期须由多个CPU机器周期构成，一个机器周期又由多个时钟周期构成，一个含有运算和控制的完整设计程序往往需要成百上千条指令。
相比之下，状态机状态变换周期只有一个时钟周期，而且由于在每一状态中状态机可以完成许多并行的运算和控制操作，所以一个完整的控制程序，即使由多个并行的状态机构成，其状态数也是十分有限的。
