数字电子技术第六章习题课【精选】

第6章习题解答1. 电路如图6-1所示，试分析其功能。

（1）写出驱动方程、次态方程和输出方程；（2）列出状态表，并画出状态图和时序波形。

图6-1 题1图z解 （1）根据图6-1写出驱动方程'1'21Q Q D =， 12Q D =将其代入D 触发器的特性方程，得每一触发器的状态方程'1'21*1Q Q D Q ==12*2Q D Q ==输出方程为 CP Q z ⋅=2（2）由状态方程可列出状态表如表6-1所示。

按表00，可作出时序波形图如图6-2（b ）所示。

图6-2 题1状态图和波形图CP Q 2Q 1z(a )(b )2. 时序电路如图6-3所示。

（1）写出该电路的状态方程、输出方程；（2）列出状态表，画出状态图。

图6-3 题2图解 （1）驱动方程 x K J ==11 122xQ K J ==将其代入JK 触发器的特性方程，的状态方程21'21*21'1*1)'('Q xQ Q xQ Q Q x xQ Q +=+=输出方程 21Q xQ z =（2）假定一个现态，代入状态方程，得出对应的次态和输出状态，列表表示即得状态表，如表6-2所示。

由此算出状态图，如图6-4所示。

表6-2 题2状态表图6-4 题2的状态图3. 某计数器的输出波形如图6-5所示，试确定该计数器是模几计数器，并画出状态图。

图6-5 题3图CP Q A Q B QC解 由波形图画出状态图，Q C 为高位，Q A 为最低位。

010000001100011101Q C Q B Q A故该波形显示的计数器的计数模为六。

4. 分析如图6-6所示的同步时序电路。

图6-6 题4图解 （1）有题图得到各级触发器的驱动方程为⎪⎪⎩⎪⎪⎨⎧====34231242'3'11)'(Q D Q D Q D Q Q Q Q D（2）列出状态方程为⎪⎪⎩⎪⎪⎨⎧========34*423*312*242'3'11*1)'(Q D Q Q D Q Q D Q Q Q Q Q D Q由驱动方程和状态方程可以确定，该电路是移位寄存器型时序电路，其电路的状态转移决定于第一级的驱动信号。

第六章存储器和可编程器件6.1 填空1、按构成材料的不同，存储器可分为磁芯和半导体存储器两种。

磁芯存储器利用 正负剩磁 来存储数据；而半导体存储器利用 器件的开关状态 来存储数据。

两者相比，前者一般容量较 大 ；而后者具有速度 快 的特点。

2、半导体存储器按功能分有 ROM 和 RAM 两种。

3、ROM 主要由 地址译码器 和 存储矩阵 两部分组成。

按照工作方式的不同进行分类，ROM 可分为 固定内容的ROM 、 PROM 和 EPROM 三种。

4、某EPROM 有8数据线，13位地址线，则其存储容量为 213×8 。

5、PLA 一般由 与ROM 、 或ROM 和 反馈逻辑网络 三部分组成。

6.2 D 0A 0D 1m(3,6,9,12,15)D 210D 3m(0,5,9,13)==∑=⋅=∑⎧⎨⎪⎪⎪⎩⎪⎪⎪ 6.3地址译码器A1A0D3 D2 D1 D0B1B0m 0m 156.4 1。

F Q Q Q Q Q Q Q F Q Q Q Q Q Q Q Q Q F Q Q 110212102210210210310=⋅+⋅+⋅=⋅⋅+⋅+⋅⋅=⋅⎧⎨⎪⎪⎩⎪⎪2、CP F1F2F36.5A AB BC C i-1i-1S i C i6.6 用PLA 实现BCD8421码十进制加法计数器和相应的显示译码电路。

D 1Q1Q1D2 Q2 Q2D3 Q3Q3D4Q4Q49 87654 3210a b c d e f ga b cdef g。

6章习题题解6.1 集成施密特触发器及输入波形如图题6.1所示，试画出输出u O的波形图。

施密特触发器的阈值电平U T+和U T-如下图。

图题6.1 [解]集成施密特触发器输出u O的波形如图解所示。

图解6.1图题所示为数字系统中常用的上电复位电路。

试说明其工作原理，并定性画出u I与u O 波形图。

假设系统为高电平复位，如何改接电路？图题图解[解] 工作原理分析如下(1) 当V CC刚加上时，由于电容C上的电压不能突变，u I为低电平，输出u O为低电平；随着电容充电，u I按指数规律上升，当u I≥U T时，输出u O变为高电平，完成了低电平复位功能。

波形如图解所示。

(2) 假设系统为高电平复位，仅将图中R，C互换位置即可。

图题是用TTL与非门、反相器和RC积分电路组成的积分型单稳态触发器。

该电路用图题所示正脉冲触发，R R off。

试分析电路工作原理，画出u O1、u I2和u O的波形图。

[解]工作原理分析如下9899触发信号未到来时，u I 为低电平，输出u O 为高电平；正触发脉冲到来时，u O1翻为低电平，此时由于u I2仍为高电平，输出u O 为高电平不变，电容通过R 放电，当u I2下降到U T 时〔u I 仍为高电平〕，输出u O 翻为高电平，暂稳态过程结束。

u O1、u I2和u O 的波形见图解。

6.4 集成单稳态触发器74121组成的延时电路如图题6.4所示，要求 (1)计算输出脉宽的调节范围； (2)电位器旁所串电阻有何作用？[解] (1) 输出脉宽：W ext ext W 0.70.7()t R C R R ==+,分别代入R W =0和22k Ω计算，可得t W的调节范围为：W 3.6mS 19mS t ≤≤。

(2) 电阻R 起保护作用。

假设无R ，当电位器调到零时，假设输出由低变高，那么电容C 瞬间相当于短路，V CC 将直接加于内部门电路输出而导致电路损坏。

6.5 集成单稳态触发器74121组成电路如图题6.5所示，要求(1)计算u O1、u O2的输出脉冲宽度；(2)假设u I 如图中所示，试画出输出u O1、u O2的波形图。

第五章-第六章习题习题一1、由与非门组成的基本SR锁存器，输入端分别为S、R为使锁存器处于“置1”状态，其S、R端应为。

（A）SR=00 （B）SR=01 （C）SR=10 （D）SR=112、有一个T触发器，在T=1 时，加上时钟脉冲，则触发器。

（A）保持原态（B）置0 （C）置1 （D）翻转3、假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。

（A）J=×，K=0 （B）J=0，K=×（C）J=1，K=×（D）J=K=1 4、电路如图5.1所示。

实现Q n +1 = Q n的电路是。

（A）（B）（C）（D）图5.15、米里型时序逻辑电路的输出是。

（A）只与输入有关（B）只与电路当前状态有关（C）与输入和电路当前状态均有关（D）与输入和电路当前状态均无关6、穆尔型时序逻辑电路的输出是。

（A）只与输入有关（B）只与电路当前状态有关（C）与输入和电路当前状态均有关（D）与输入和电路当前状态均无关7、用n个触发器组成计数器，其最大计数模为。

（A）n （B）2n （C）n2（D）2n8、四位移位寄存器，现态为1100，经左移一位后其次态为。

（A）0011 或1011 （B）1000或1001 （C）1011 或1110 （D）0011 或11119、下列电路中，不属于时序逻辑电路的是。

（A）计数器（B）全加器（C）寄存器（D）分频器10、一个5 位的二进制加计数器，由00000 状态开始，经过75个时钟脉冲后，此计数器的状态为：（A）01011 （B）01100 （C）01010 （D）00111 11、图5.2所示为某时序电路的时序图，由此可知该时序电路具有的功能。

（A）十进制计数器（B）九进制计数器（C）四进制计数器（D）八进制计数器图5.2习题二5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号；与电路原来所处的状态；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号；与信号作用前电路原来所处的状态。

自测练习（6.1）1．4位寄存器需要（）个触发器组成。

2．图6-1中，在CP（）时刻，输入数据被存储在寄存器中，其存储时间为（）。

3．在图6-4中，右移操作表示数据从（）（FF0，FF3）移向（FF0，FF3）。

SHIFT LOAD为（）电平时，寄存器执行并行数据输入操作；4．在图6-7中，当/5．74LS194的5种工作模式分别为（）。

6．74LS194中，清零操作为（）（同步，异步）方式，它与控制信号S1、S1（）（有关，无关）。

7．74LS194中，需要（）个脉冲可并行输入4位数据。

8．74LS194使用（）（上边沿，下边沿）触发。

9．为了将一个字节数据串行移位到移位寄存器中，必须要（）个时钟脉冲。

10．一组数据10110101串行移位（首先输入最右边的位）到一个8位并行输出移位寄存器中，其初始状态为11100100，在两个时钟脉冲之后，该寄存器中的数据为：（a）01011110 （b）10110101 （c）01111001 （d）001011011．42．上升沿，1个CP周期3．FF0，FF34．低5．异步清零，右移，左移，保持，并行置数6．异步，无关7．18．上边沿9．810．（c）01111001自测练习（6.2）1．为了构成64进制计数器，需要（）个触发器。

2．2n进制计数器也称为（）位二进制计数器。

3．1位二进制计数器的电路为（）。

4．使用4个触发器进行级联而构成二进制计数器时，可以对从0到（）的二进制数进行计数。

5．如题5图中，（）为4进制加法计数器；（）为4进制减法计数器。

Q0 Array Q1CP题5图（a ）题5图（b ）6．一个模7的计数器有（ ）个计数状态，它所需要的最小触发器个数为（ ）。

7．计数器的模是（ ）。

（a ）触发器的个数（b ）计数状态的最大可能个数（b ）实际计数状态的个数 8．4位二进制计数器的最大模是（ ）。

（a ）16 （b ）32 （c ）4 （d ）89．模13计数器的开始计数状态为0000，则它的最后计数状态是（ ）。

6.2 试作出101序列检测器得状态图，该同步电路由一根输入线X ，一根输出线Z ，对应与输入序列的101的最后一个“1”，输出Z=1。

其余情况下输出为“0”。

（1） 101序列可以重叠，例如：X ：010101101 Z ：000101001 （2） 101序列不可以重叠，如：X ：010******* Z ：0001000010 解：1）S 0：起始状态，或收到101序列后重新开始检测。

S 1：收到序列起始位“1”。

S 2：收到序列前2位“10”。

10101…X/Z0/01/0X/Z11…100…2）10101…X/Z0/0X/Z11…100…6.3对下列原始状态表进行化简：(a)解：1）列隐含表：A B CDC B ×A B CD C B ×AD BC ××(a)(b)2）进行关联比较 所有的等价类为：AD ，BC 。

最大等价类为：AD ，BC ，重新命名为a,b 。

3）列最小化状态表为：a/1b/0bb/0a/0aX=1X=0N(t)/Z(t)S(t)(b)N （t ）/Z （t ）S （t ）X=0 X=1A B/0 H/0B E/0 C/1C D/0 F/0D G/0 A/1E A/0 H/0F E/1 B/1G C/0 F/0H G/1 D/1解：1）画隐含表：2）进行关联比较：AC,BD,EG ,HF,之间互为等价隐含条件，所以分别等价。

重新命名为： a, b, e, h 3)列最小化状态表：N （t ）/Z （t ） S （t ）X=0 X=1a b/0 h/0b e/0 a/1 e a/0 h/0 h e/1 b/1试分析题图6.6电路，画出状态转移图并说明有无自启动性。

解：激励方程：J1=K1=1；J2=Q1n⎯Q3n，K2=Q1nJ2=Q1n Q2n，K2=Q1n状态方程：Q1n+1=⎯Q1n·CP↓Q2n+1=[Q1n⎯Q3n⎯Q2n+⎯Q1n Q2n]·CP↓Q3n+1=[Q1n Q2n⎯Q3n+⎯Q1n Q3n]·CP↓状态转移表：序号Q3Q2Q10 1 2 3 4 5 000 001 010 011 100 101偏离状态110Æ111111Æ000状态转移图状态转移图：Q3Q2Q1偏离态能够进入有效循环，因此该电路具有自启动性。

第六章 习题解答6.1. 分析题图P6.1所示电路的功能，列出功能表。

解：图P6.1所示电路的功能表如表6.1所示。

将功能表中各变量数值关系的逻辑函数用对应的“卡诺图”如图6.1所示。

RS 具有约束条件RS ＝0，触发器的逻辑表达式为⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，根据这一逻辑表达式，P6.1逻辑电路具有基本RS 触发器的逻辑功能，约束条件是SR=0。

6.2同步RS 触发器与基本RS 触发器的主要区别是什么？解：同步RS 触发器与基本RS 触发器的主要区别是基本RS 触发器的RS 输入信号不论任何时刻都是有效的，只要RS 输入的状态组合发生变化，输出Q 的状态跟随发生变化；而同步同步RS 触发器的RS 输入信号只要在CP 时钟脉冲信号有效时段内起作用，只有在这一时段内，输出Q 的状态才跟随RS 输入的状态组合变化而发生变化。

1& & 1QR图 P6.1QR S Q nQ n+1功 能 1 1 1 1 0 1 不用 不用 不允许11 0 0 0 1 0 0 01=+n Q 置0 0 0 1 1 0 1 1 1 11=+n Q 置10 00 00 10 1n n Q Q =+1 保持6.3如图P6.3 (a)所示电路的初始状态为Q =1，R 、S 端和CP 端的信号如图P6.3（b ）所示，画出该同步RS 触发器相应的Q 和Q 端的波形。

解：根据图P6.3 (a)所示电路结构，其功能为同步RS 触发器，电路的特性方程为：⎪⎩⎪⎨⎧=+=+0RS Q R S Q n 1n ，若R=S=1，在CP 时钟脉冲信号为“1”的时段内，触发器的两个输出端的状态均输出“1”，此种情况下，若CP 时钟脉冲信号从“1”状态，跳变为“0”的输入状态，则触发器的两个输出状态为不确定状态。

根据特性方程以及电路的初始状态，作出电路的输出端时序图如图6.3所示。

6.4 主从RS 触发器输入信号的波形如图P6.4（a ）、（b ）所示。

第六章习题一、选择题1．PROM和PAL的结构是。

A.PROM的与阵列固定，不可编程B. PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D. PAL的与阵列可编程2．PAL是指。

A.可编程逻辑阵列B.可编程阵列逻辑C.通用阵列逻辑D.只读存储器3．当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于。

A.组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器4．PLD器件的基本结构组成有。

A.输出电路B.或阵列C. 与阵列D. 输入缓冲电路5．PLD器件的主要优点有。

A.集成密度高B. 可改写C.可硬件加密D. 便于仿真测试6．GAL的输出电路是。

A.OLMCB.固定的C.只可一次编程D.可重复编程7．PLD开发系统需要有。

A.计算机B. 操作系统C. 编程器D. 开发软件8．只可进行一次编程的可编程器件有。

A.PALB.GALC.PROMD.PLD9．可重复进行编程的可编程器件有。

A.PALB.GALC.PROMD.ISP-PLD10．ISP-PLD器件开发系统的组成有。

A.计算机B.编程器C.开发软件D.编程电缆11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。

A.PALB.GALC.PROMD.PLA12.GAL16V8的最多输入输出端个数为。

A.8输入8输出B.10输入10输出C.16输入8输出D.16输入1输出13一个容量为1K×8的存储器有个存储单元。

A.8B. 8192C.8000D. 8K14．要构成容量为4K×8的RAM，需要片容量为256×4的RAM。

A. 8B.4C. 2D.3215．寻址容量为16K×8的RAM需要根地址线。

A. 8B. 4C.14D.16KE. 1616．RAM的地址码有8位，行、列地址译码器输入端都为4个，则它们的字线加位线共有条。

A.8B.16C.32D.25617．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。

第六章 脉冲波形的产生和整形[题6.1] 用施密特触发器能否寄存1位二值数据，说明理由。

[解] 不能，因为施密特触发器不具备记忆功能。

[题6.2] 在图P6.2（a ）所示的施密特触发器电路中，已知Ω=k R 101，Ω=k R 302。

G 1和G 2为CMOS 反相器，V DD =15Ｖ。

（1）试计算电路的正向阈值电压ＶＴ＋、负向阈值电压ＶＴ－和回差电压△V T 。

（2）若将图P6.2（b ）给出的电压信号加到P6.2（a ）电路的输入端，试画出输出电压的波形。

［解］ (1) V V V R R V TH T 1021530101121=⨯⎪⎭⎫ ⎝⎛+=⎪⎪⎭⎫ ⎝⎛+=+V V V R R V TH T 521530101121=⨯⎪⎭⎫ ⎝⎛-=⎪⎪⎭⎫ ⎝⎛-=-V V V V T T T 5=-=∆-+ (2) 见图A6.2。

［题6.3］ 图P6.3是用ＣMOS 反相器接成的压控施密特触发器电路，试分析它的转换电平ＶT+、V T- 以及回差电压△ＶT 与控制电压ＶCO 的关系。

[解] 设反相器G 1输入端电压为,Iυ'则根据叠加定理得到 3123102132132132////////////R R R R R R R R R R V R R R R R CO II +++++='υυυ（1）在I υ升高过程中00=υ。

当升至TH I V ='υ时，+=T I V υ，因而得到 2132132132////////R R R R R V R R R R R V V CO T TH +++=+3232121321////////R R R R R R R R R R V V V CO TH T +⎪⎪⎭⎫ ⎝⎛+-=+CO TH V R R R R R R V 3121311-⎪⎪⎭⎫ ⎝⎛++=（2）在I υ降低过程中DD 0V =υ。

当降至TH IV ='υ时，-=T I V υ，于是可得 312312132132132////////////R R R R R V R R R R R V R R R R R V V DD CO T TH +++++=-323213123121321////////////R R R R R R R R R R V R R R R R V V V DD CO TH T +⎪⎪⎭⎫ ⎝⎛+-+-=-COTH V R R R R R R V 3121311-⎪⎪⎭⎫ ⎝⎛-+=（3） DD TH T T T V R R V R R V V V 21212==-=∆-+（与V CO 无关）根据以上分析可知，当Vco 变小时，V T+ 和V T- 均增大，但回差电压△V T 不变。

第五章锁存器和触发器1、Q n 1二S RQ n, SR = O2、Q n, 03、324、TCP J I I I I I I I7、4-13题解图8、D= A 二BCP_ I~I I~I I~I I~I I~LI Iz卄I TH 1D i - I i i1 . I | , __ L,I ■ I ______第六章时序逻辑电路1、 输入信号，原来的状态2、 异3、 n 5、反馈清零、反馈置数扌-6、N乂—LJ UU 仑厂 II ~ 7、状态方程和输出方程：㈣ =A®Q'tZ^AQ&激励方程A =Kq = A &/. =e 0=i 状态方程0：戚；忧"无©土死输出方程Z=AQ1Q0根据状态方程组和输出方程可列出状态表，如表题解6 . 2 . 4所示，状态图如图题解2. 4 所示。

Q - M?； + M V ；* Q ； = + “：14、图题解6.2.4Q；・枫"烟00保持，01右移10左移11并行输入当启动信号端输人一低电平时，使S仁1 ,这时有So= Sl= 1 ,移位寄存器74HC194执行并行输人功能，Q3Q2Q1Q0 = D3D2D1D0 = 1110。

启动信号撤消后，由于Q°= 0,经两级与非门后，使S仁0 ,这时有S1S0= 01 ,寄存器开始执行右移操作。

在移位过程中，因为Q3Q2、Q1、Q0中总有一个为0,因而能够维持S1S0=01状态，使右移操作持续进行下去°其移位情况如图题解6, 5, 1所示。

该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲产生电路。

-JT AAA TL幺I15、状态方程为儿⑷儿個)X(O24、解：74HC194功能由S1S0控制。

《数字电子技术》黄瑞祥第六七章习题答案第六章6-1答：ROM只能读不能写，而RAM可随机读写。

6-2 输入B3B2B1B0为四位二进制，输出Y7Y6Y5Y4Y3Y2Y1Y0为B3B2B1B0的平方，逻辑图：存储内容〔数据〕ROM 24×8地址数据[0]AY0D7D6D5D4D3D2D1D0[1]AY1000000000B0[2]AY2B0110[3]AY3100000001B22A [4]AY4B[5]AY20000010033155[6]AY6……CS[3]AY7OE逻辑图：存储内容〔数据〕B0ROM 24×8地址数据B01B1[0]AY0D7D6D5D4D3D2D1D02B2[1]AY1000000000B33A0[2]AY240100000001B5 1255[3]AY3B62[4]AY4200000011B37[5]AY5[6]AY……6CS[3]AYOE76-4 X=0为加法计数，X=1为减法法计数，逻辑图：存储内容〔数据〕地址ROM 24×00000REGQ0Q1Q2Q3YXCSOE[0]A[1]A[2]A[3]A[4]A00001 (010*******)……6-6 相同点：结构上均采用“与-或〞结构，不同点：GAL和PAL输出结构不同，PAL采用固定输出结构，GAL输出采用可编程的宏单元结构。

6-7 共享扩展项作用：实现复杂的高扇入函数，但会增加输出时延。

并联扩展项作用：实现快速复杂的高扇入函数。

6-8 MAX7000系列采用“与-或〞结构实现逻辑函数，而FLEX10K系列采用“查找表〞结构实现逻辑函数。

6-9 利用级联链，FLEX10K结构可以实现扇入很多的逻辑函数。

相邻的LE用来并行地计算函数的各个局部，级联链可以使用逻辑“与〞或者逻辑“或〞把中间结果串接起来。

6-10 进位链支持高速计数器和加法器，而级联链可以在最小延时的情况下实现高扇入复杂函数。