数电课程设计课件

正弦信号发生器原理图
SignalCompilder 组件图标
建立MATLAB设计模型的编辑窗口（右）和Simulink 库管理器窗口（左）
课程设计Q&A
2014-5-30
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• 设计步骤：
创建 一个 工作 目录 创建 一个 工程， 工程 名最 好与 顶层 文件 同名
描述、 编译、 仿真 每个 实体， 实体 名最 好与 程序 文件 名同 名
课程设计Q&A
… process begin wait until rising_edge(flaginr); if(wp/=rp) then data<=m(rp); flag<='1'; rp<=(rp+1) mod size; end if; end process;
process begin wait until falling_edge(flaginr); flag<='0'; end process; …
附：详尽注释的VHD文 件、编译报告、详加说明 的仿真结果、测温电路图 。。。
2014-5-30
• 第七周，10月9日
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基于Matlab/DSP Builder的DSP模块 设计
Matlab是当前国际控制界最流行的面向工程与科学计 算的高级语言。Altera公司充分利用了Matlab的优势，将 Quartus II与其进行无缝连接，完成DSP等复杂系统的设计。 利用Matlab/DSP Builder工具可以进行DSP模块设计、 Matlab模型仿真、配合进行RTL级仿真、配合实现时序仿真、 配合硬件实现与测试。
课程设计Q&A
Q: 波形编辑 A: 仿真大规模电路的特性，必须在输入端尝试足够多的取值组合并观察输出是否满足 要求。在一大规模电路中，可能的输入取值组合数量庞大，所以在实际中仅选取相对 少量（但有代表性）的部分输入取值组合。但对初学者设计的小规模电路，应该仿真 所有输入取值组合。
Q: 在Node Finder中点“List”输入信号节点时，提示“no matches” 。 A: 在“Filter”选“Pins:all”，单击“List”按钮，即可显示工程中所有端口引脚名称。 Q:使用functional，timing和timing using fast timing model这三种格式进行仿真时有什 么区别，什么时候用functional形式进行仿真，什么时候用timing形式进行仿真，什么 时候该用timing using fast timing model形式进行仿真？ A: 在Quartus II的Simulator tool中，可以设置仿真的类型，一般来讲分为functional、 timing和timing using fast timing model仿真三种。functional仿真验证逻辑特性，不利 用延时信息。编译（综合和布局布线）完成后，利用设计器件的延时数据可以进行 timing仿真。timing仿真利用器件最差情况下的延时模型验证逻辑特性。fast timing model仿真也是一种timing仿真，但需要利用额外提供的最优延时数据。
Q:不知该怎么选择可编程逻辑器件？ A: PLD芯片的特点和性能，初学者可以跳过，等需要考虑设计的效率和可靠性时，再 仔细了解。选择可编程逻辑器件时，应着重了解一下几个方面的内容： （1）器件各管脚的功能及结构特点。 （2）器件安全工作需要的条件，例如工作电压、能承受的最大功率、环境温度等。 （3）器件的动态特性，例如器件固有延时、工作频率、负载电容限制等。 （4）开发器件需要哪些硬件、软件资源。 （5）器件的价格功能比如何。 Q: 《数字电子技术基础》285页：cou<=(others=>„0‟);是什么意思？ A: 短语(others => x )是一省略赋值操作符 它可以在较多位的位矢量赋值中作省略化 的赋值 如以下语句 SIGNAL d1,d2 e : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL f: STD_LOGIC_VECTOR(4 DOWNTO 0); ... d1 < = (others = >'0'); 这条语句等同于 d1 < = “000000000” 但其优点是在给大的位矢量赋值时,简化了表 述,明确了含义,这种表述与位矢量长度无关。利用(others => x )可以给位矢量的某一 部分位赋值之后再使用 others给剩余的位赋值。如 d2 < = (1 = >'1',4 = >'1', others = >'0'); 此赋值语句的意义是给位矢量 d2 的第 1 位和第 4 位赋值为„1‟,而其余位赋值为„0‟。 下例是用省略赋值操作符(others => x )给 d2赋值其它信号的值: d2 < = (1 = > e(3),3 = > e(5), others = > e(1) );
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正弦信号调制电路电路由阶梯信号发生器模块IncCounter、正弦函数值 查找表模块SinLUT、延时模块Delay、乘法器模块Product、数据控制模 块DATAIN和输出模块Output等6个部分构成。阶梯信号发生器模块 IncCounter产生线性递增的地址信号，送往SinLUT查找表。SinLUT是一 个正弦函数值的查找表模块，由递增的地址获得正弦波值输出，输出的8 位正弦波数据经延时模块Delay后送往Product乘法模块，与DATAIN的数 据相乘生成正弦波调制的数字信号，由Output输出。Output输出的数据 送往D/A即可获得正弦调制信号。
硬件调试
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ARCHITECTURE behave OF cntm7 IS --结构体描述 BEGIN PROCESS (clk,rst) VARIABLE cqi :STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF(rst=‘0’) THEN cqi :=“0000”; --计数器复位 ELSIF (clk„EVENT AND clk = ‟1‟) THEN --检测时钟上升沿 IF (en=‘1’) THEN --计数过程 计算机语言描述特点是 ：顺序性 IF cqi < 6 THEN cqi :=cqi+1; --允许计数，且计数<6 ELSE cqi :=“0000”; --计数状态=6，下一状态清零 END IF; END IF; HDL语言描述 END IF; 特点是：并行 性 IF cqi = 6 THEN co <= ‘1’; --输出进位信号 ELSE co <=‘0’; END IF; qcnt <= cqi; --状态输出到端口 END PROCESS; END behave;
Q: Error: top level design entity is undefined。 A: 一般按工程名寻找顶层实体，如果顶层实体名与工程名不同，打开菜单 Assignments -> Settings... 后点击第一个General选项里，在Top-level entity标签指示 下的编辑框里输入你的VHDL文本里的实体名字就OK了。 Q: Warning为什么会出现，对程序有什么影响？ A: 时序或程序有潜在问题（如if等类的层次过多）就会出现Warning，但Warning所反 映的问题多在器件接近最高频率时才会表现出来。 Q: 若希望用vector进行算术运算，怎么做？ A: STD_LOGIC_VECTOR类型的数据不能直接进行算术运算，必须转换为SIGNED 和UNSIGNED类型的数据进行算术运算。
课程设计Q&A
library ieee; use ieee.std_logic_1164.all; entity dianti is port(destination:in std_logic_vector(7 downto 0); floor:in std_logic_vector(1 downto 0); ud:out std_logic_vector(2 downto 0)); end dianti; architecture simple of dianti is begin if(floor='00') then { case destination is when 00000000=> ud<=001; when others=> ud<=100; end case; } elsif (floor='11') then 。。。
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课程设计Q&A
。。。 architecture kai of lift is signal k,p:integer; signal tmp:std_logic_vector(6 downto 0); begin process(clk) begin if clk'event and clk='1' then if (a>c) then k<=a; tmp<= "1001111" when k=1 else "0010010" when k=2 else "0000110" when k=3 else "1001100" when k=4 else "0100100" when k=5 else "0100000" when k=6 else "0001111" when k=7 else 。。。
L的特点
VHDL具有强大的功 能，覆盖面广，描述 能力强
VHDL有良好的可读性
课 题
温度采集发送
传感器控制
数据发送
时间表