第6章电子电路故障资料

a
b 图4-3 单锁存LSSD
电平敏感扫描设计

单锁存器LSSD的特征是：
a)对电路性能的影响可以忽略； b) 较高的面积代价。用一个LSSD单元替换一个简单 的锁存器 将会增加100％或者更多时序逻辑的面积。增加的主测试时钟和 从测试时钟也增加了布线的面积（与多路选择器型的触发器扫 描类型相比）； c)支持带有异步复位和清零端的锁存器；
第六章 可测性设计(DFT+BIST)
重要性 现代数字系统的零故障概念：
MTBF,MTTR
利用测试技术已难以解决，从 而提出了可测性设计问题！
零故障
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可测性设计的概念
可测性设计：DFT（Design
for Testability）
基本思想：将测试的思想加入电路的设计当中。 方法：直接对电路硬件组成单元进行测试；降
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可测性的测度

可测性测度的定义：可测性测度是表征
系统可测试性难易程度的一个量；

VLSI或系统
VLSI或系统
n

可测性测度分：
–
可控制性：输入端对系统内指定点的 控制能力； cc0（n)-组合电路n点0的可控制性； cc1(n)-组合电路n点1的可控制性； sc0 (n)-时序电路n点0的可控制性； sc1(n)-时序电路n点1的可控制性；
– –
过程测试：Z1803，Z1880；
测试程序开发：LASAR；
Mantech，Praxa； Texas，compaq;

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可测性的测度
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可测性改善设计
算法流程
逻辑功能设计
例图（略）
可测性计算 改善设计
超限 可测性限值判断？ 例：一电路共19个节点， 累计cc（I)=166 而cc（8）=35，差！ 在该处插入与门， 则，cc(8)=2 累计cc(I)=133,得到改进！
attribute INSTRUCTION_CAPTURE of ep2c5Q208 : entity is "0101010101";
attribute IDCODE_REGISTER of ep2c5Q208 : entity is "0000"& --4-bit Version "0010000010110001"& --16-bit Part Number (hex 20B1) "00001101110"& --11-bit Manufacturer's Identity "1"; --Mandatory LSB
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可测性设计的重要性

成果列表：
十几个相关博士课题； 国内外期刊发表相关文 章100多篇
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可测性设计的重要性
边界扫描测试系统示意图
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二.可测性设计基础
可测性设计的基本模型
输 入 测 试 矢 量 输 出 响 应 矢 量
被测 系统
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可测性设计的方法
可测性设计 的主要方法
针对电路的专门设计方法 （ad-hoc） 扫描设计方法 内建自测试 （Built-In Self-Test）
电平敏感扫描设计

双锁存器LSSD ：
d c b
d 1D CLK1 CLK2 QN Q Scan_in CLK Test_Scan_Clock_a Test_Scan_Clock_b b c
1D 2D CLK1 CLK2
Q D QN CLK1 QN Q
Q/Scan_out
a
b 图4-4 双锁存LSSD
指令寄存器 多路转换器 控制器
– – – – – –
边缘扫描寄存器（BSR） 测试数据移位寄存器
辅助寄存器（器件识别，旁路）
指令寄存器 控制器 多路转换器
TDO TCK
TDI TMS
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边缘扫描测试（BST）基本结构
TDI TDO TDO 管 核 心 逻 辑控制器
低测试的复杂性 ；改进其可控制性和可观察 性 ；添加自检测模块，使测试具有智能化和自 动化 。
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可测性设计的概念
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可测性设计的概念
目标：
1.无冗余逻辑；
2.增加可控制性和可观察性；
3.使测试生成更容易 ；
4.提高测试质量 ；
5.减少对原始电路的影响。
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可测性设计的重要性
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边缘扫描测试（BST）基本结构
边缘扫描测试（BST）基本结构

EP2C5Q208.BSD.txt
attribute INSTRUCTION_LENGTH of ep2c5Q208 : entity is 10; attribute INSTRUCTION_OPCODE of ep2c5Q208 : entity is "BYPASS (1111111111), "& "EXTEST (0000001111), "& "SAMPLE (0000000101), "& "IDCODE (0000000110), "& "USERCODE (0000000111), "& "CLAMP (0000001010), "& "HIGHZ (0000001011), "& "CONFIG_IO (0000001101)";
边缘扫描测试（BST）基本结构
边缘扫描测试（BST-Boundary Scan Test);

结构
结构：
–
边缘扫描寄存器
标准四总线结构：
» » » »
系统逻辑
多 路 转 换 器
TDI-数据输入端； TDO-数据输出端； TMS-测试方式选择输入端； TCK-测试时钟输入端；
IC
器件识别
旁路
数 据 寄 存 器
– 时钟型扫描(Clocked Scan) – LSSD扫描(Level-Sensitive Scan Design)
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可测性设计的方法

多路选择器型的触发器
D Q/Scan_out Scan_in Scan_En QN CLK Q/Scan_out
Scan_in D Q D Scan_En CLK QN CLK
结束
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可测性设计的基本方法




简易可测性设计 – 增加测试点和必要的输入点； – 提高时序系统的初始状态的能力； – 隔离冗余电路； – 断开逻辑的反馈线； – 隔离内部时钟（控制外部时钟）； 改善可测性设计 结构可测性设计 – 电平灵敏设计； – 扫描通路设计； – 扫描/置入逻辑设计； – 随机存取扫描设计； – 随机存取扫描设计； – Reed-Muller结构等； 内测试设计 – 伪随机码发生器； – 信号特征分析器； – 边缘扫描测试
d
D
Q Scan_in CLK QN Test_Scan_Clock_a
c
Q
CLK2
a
b 图4-4 专用时钟控制的LSSD
电平敏感扫描设计

专用时钟控制的LSSD：
a)对电路性能的影响可以忽略 b)中等的面积开销。一个扫描单元的面积比基本的触发 器增加40%---80%。布线面积也会因为两个测试时钟 的加入而有所增加。
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可测性设计的方法
针对电路的专门设计方法（ad-hoc） : 专门测试设计是针对某一特定的电路，对其进行修改， 使其便于测试。常用的方法有：大型序列电路的分块 方法，增加测试点，加入多路选择器和提供状态复位 等。

专门测试设计是设计者长年设计积累的设计技巧，对 于解决复杂电路的测试还是相当有效的。
全扫描技术可以显著的减少测试生成的复杂度和测试 费用，但这是以牺牲芯片面积和降低系统速度为代价

的。
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可测性设计的方法

部分扫描的方法是只选择一部分触发器构成扫描链，降低了扫描设计的 芯片面积开销，减少了测试时间。其关键技术在于如何选择触发器。对 部分扫描技术的研究主要在于如何减少芯片面积、降低对电路性能的影 响，提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面。 边界扫描技术是各IC制造商支持和遵守的一种扫描技术标准，起先主要 用于对印刷电路板的测试，它提供一个标准的测试接口简化了印刷电路 板的焊接质量测试。它是在IC的输入输出端口处放置边界扫描单元，并 把这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并控制芯
可测性设计的重要性

因此，提出可测性设计问题：
–
–
在VLSI及系统设计时，就必须考虑系统测试的可能性和方便性；
采用可测性设计后，可大大降低测试费用。例如，削减4/5测试 成本，取得上千万美元的效益；
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– –
系统可靠性提高，高质量系统；
已有IEEE-1149标准（BST）； 实现零故障；

美国规定无可测性设计的产品不许生产！
基本结构
系统输出
系统输入
被测 VLSI 或系统
测试附 加输出
测试附 加输入
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可测性设计的方法
扫描测试技术
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可测性设计的方法
扫描测试技术：
扫描设计类型
– 全扫描(Full Scan)
– 部分扫描(Partial Scan) – 其他类型
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可测性设计的方法

全扫描技术就是将电路中所有的触发器用可扫描触 发器替代，使得所有的触发器在测试的时候链接成一 个移位寄存器链，称为扫描链。