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1+X集成电路理论练习题含参考答案一、单选题（共40题，每题1分，共40分）1、在电子产品测试中需保证测试环境稳定，其中使用环境稳定是指（）。
A、使用人员操作得当B、硬件的工作参数稳定C、软件的工作参数稳定D、模拟真实用户使用时的场景正确答案：D2、以全自动探针台为例，关于上片的步骤，下列所述正确的是：( )。
A、打开盖子→花篮放置→花篮下降→花篮到位→花篮固定→合上盖子B、打开盖子→花篮放置→花篮到位→花篮下降→花篮固定→合上盖子C、打开盖子→花篮放置→花篮下降→花篮固定→花篮到位→合上盖子D、打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子正确答案：D答案解析：以全自动探针台为例，上片的步骤为：打开盖子→花篮放置→花篮固定→花篮下降→花篮到位→合上盖子。
3、转塔式分选机设备进行编带后，进入( )环节。
A、上料B、测试C、外观检查D、真空包装正确答案：C答案解析：转塔式分选机设备芯片检测工艺的操作步骤一般为：上料→测试→编带→外观检查→真空包装。
4、通常情况下，一个内盒中装入的DIP管装芯片( )颗。
A、3000B、1000C、5000D、2000正确答案：D答案解析：一般情况下，一个内盒中装入的DIP管装芯片2000颗。
5、元器件的引线直径与印刷焊盘孔径应有（）的合理间隙。
A、0.1~0.4mmB、0.2~0.3mmC、0.1~0.3mmD、0.2~0.4mm正确答案：D6、在电子电路方案设计中最简单的显示平台是（）。
A、OLEDB、LCDC、LEDD、数码管正确答案：C7、平移式分选机进行料盘上料时，在上料架旁的红色指示灯亮的含义是( )。
A、上料机构故障B、上料架上有料盘C、上料架上有空料盘D、上料架上没有料盘正确答案：B答案解析：平移式分选机进行料盘上料时，上料架上是否有料盘可以通过上料架旁的传感器进行检测。
当传感器指示灯为红色时，表明上料架上还有料盘，可以继续进行上料，当传感器指示灯为绿色时，表明上料架上无料盘，停止上料。
电科《集成电路原理》期末考试试卷一、填空题1.（1分） 年，第一次观测到了具有放大作用的晶体管。
2．（2分）摩尔定律是指 。
3.集成电路按工作原理来分可分为 、 、 。
4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。
5.（4分）MOSFET可以分为 、 、 、 四种基本类型。
6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。
7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 和 ； 作为PMOS 的源极和体端， 作为NMOS 的源极和体端。
8．（2分）CMOS 逻辑电路的功耗可以分为 和 。
9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= V ，Y 2= V ，Y 3= V 。
DD 13210.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。
AB Y 1AB23二、画图题：（共12分）=+的电路图，要求使用的1．（6分）画出由静态CMOS电路实现逻辑关系Y ABD CDMOS管最少。
2.（6分）用动态电路级联实现逻辑功能Y ABC=,画出其相应的电路图。
三、简答题：（每小题5分，共20分）1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？3.简述静态CMOS 电路的优点。
4.简述动态电路的优点和存在的问题。
四、分析设计题：（共38分1.（12分）考虑标准0.13m μ CMOS 工艺下NMOS 管，宽长比为W/L=0.26/0.13m m μμ，栅氧厚度为2.6ox t nm =，室温下电子迁移率2220/n cm V s μ=，阈值电压T V =0.3V,计算 1.0GS V =V 、0.3DS V =V 和0.9V 时D I 的大小。
1+X集成电路理论练习题库及参考答案一、单选题（共39题，每题1分，共39分）1.进行芯片检测工艺中的编带外观检查时，其步骤正确的是（）。
A、检查外观→归纳放置→固定卷盘→编带回料→编带固定B、固定卷盘→归纳放置→检查外观→编带回料→编带固定C、编带固定→固定卷盘→归纳放置→检查外观→编带回料D、归纳放置→固定卷盘→检查外观→编带回料→编带固定正确答案：D2.（）是指按照一定的方式将杂质掺入到半导体等材料中，改变材料电学性质，达到形成半导体器件的目的。
A、光刻B、掺杂C、刻蚀D、金属化正确答案：B答案解析：掺杂是指按照一定的方式将杂质掺入到半导体等材料中，改变材料电学性质，达到形成半导体器件的目的。
3.打点过程中，在显微镜下看到有墨点偏大出现时需要进行的操作是：( )。
A、调节打点器的旋钮B、调节打点的步进C、更换墨管D、更换晶圆正确答案：C答案解析：出现墨点大小点等情况时需更换墨管。
4.选择集成电路的关键因素主要包括（）。
A、性能指标B、工作条件C、性价比D、以上都是正确答案：D5.平移式设备芯片检测工艺流程中，上料之后的环节是( )。
A、测试B、分选C、真空包装D、外观检查正确答案：A答案解析：平移式分选机设备芯片检测工艺的操作步骤一般为：上料→测试→分选→外观检查→真空包装。
6.（）分选工序依靠主转盘执行，上料后主转盘旋转，每转动一格，都会将产品送到各个工位，每个工位对应不同的作用，包括上料位、光检位、旋转纠姿位、功能测试位等，从而实现芯片的测试与分选。
A、重力式分选机B、平移式分选机C、真空螺旋分选机D、转塔式分选机正确答案：D7.下列有关平移式分选机描述错误的是（）。
A、平移式分选机是采用测压手臂下压的压测方式进行的B、通过入料梭移动将芯片从待测区“中转站”转移至测试区，等待测压手臂吸取芯片进行测试。
C、收料时，为了确保料盘能平稳地放入，需要将收料架上的料盘向下压紧D、测试机通过GPIB将测试结果反馈给分选机，在分选机的显示界面显示测试结果并记录正确答案：C8.封装工艺中，在晶圆切割后的光检中环节发现的不良废品，需要做（）处理。
集成电路技术集成电路技术综合练习试卷（练习题库）1、什么叫半导体集成电路？2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写。
3、按照器件类型分，半导体集成电路分为哪几类？4、按电路功能或信号类型分，半导体集成电路分为哪几类？5、什么是特征尺寸？它对集成电路工艺有何影响？6、简述四层三结的结构的双极型晶体管中隐埋层的作用。
7、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响是？8、简单叙述一下pn结隔离的NPN晶体管的光刻步骤。
9、简述硅栅p阱CMOS的光刻步骤。
10、以P阱CMOS工艺为基础的BiCMOS的有哪些不足？11、以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
12、简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？13、什么是集成双极晶体管的无源寄生效应？14、什么是MOS晶体管的有源寄生效应？15、什么是MOS晶体管的闩锁效应，其对晶体管有什么影响？16、如何解决MOS器件的场区寄生MOSFET效应？17、如何解决MOS器件中的寄生双极晶体管效应？18、双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？19、集成电路中常用的电容有哪些？20、为什么基区薄层电阻需要修正？21、为什么新的工艺中要用铜布线取代铝布线？22、电压传输特性23、开门电平24、关门电平25、逻辑摆幅26、静态功耗27、在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
28、两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何29、相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的？30、四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。
31、为什么TT1与非门不能直接并联。
32、OC门在结构上作了什么改进,它为什么不会出现TT1与非门并联的问题？33、什么是器件的亚阈值特性，对器件有什么影响？34、MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？35、请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
全部复习题均可在教材上找到参考答案！！！1.摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。
2.摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。
3.图形的加工是通过光刻和刻蚀工艺完成的。
4.在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。
5.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。
6.实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选择，则需要n位m选一多路器。
7.在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。
8.版图设计规则可以用两种形式给出：微米规则和λ规则。
9.常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。
10.要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选择。
11.摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。
12.缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。
13.N阱CMOS主要工艺步骤：衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成源、漏区→形成金属互连线。
14.解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构，避免发射区离子注入对硅表面的损伤。
15.n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计：Kr=KN/KP=n。
n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/n.16.CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大K倍；电源电压下降K倍。
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
1+X集成电路理论练习题库（含答案）一、单选题（共40题，每题1分，共40分）1、当芯片移动到气轨( )时，旋转台吸嘴吸取芯片。
A、首端B、中端C、末端D、任意位置正确答案：C答案解析：当芯片移动到气轨末端时，旋转台吸嘴的升降电机到达芯片正上方，吸嘴产生一定负压将该芯片吸起，升降电机上移并后退进入旋转台，上料完成。
2、{在扎针测试时，需要记录测试结果，根据以下入库晶圆测试随件单的信息，如果刚测完片号为5的晶圆，那么下列说法正确的是：( )。
}A、TOTAL=5968，PASS=5788B、TOTAL=6000，PASS=5820C、T0TAL=5820，FAIL=180D、TOTAL=5788，FAIL=212正确答案：B答案解析：入库晶圆测试随件单中的合格数指的是除去测试不合格及外观不合格的合格数量，因此，总数TOTAL=“合格数”+“测试不良数”+“外观剔除数”，测试合格数PASS=“合格数”+“外观剔除数”，测试不合格数FAIL=“测试不良数”。
所以对于片号为5的晶圆，TOTAL=6000，PASS=5820，FAIL=180。
3、在光刻过程中，完成涂胶后需要进行质量评估，以下不属于涂胶质量评估时，光刻胶覆盖硅片的质量缺陷的是（）。
A、光刻胶的回溅B、光刻胶中有针孔C、光刻胶起皮D、光刻胶脱落正确答案：D4、低压化学气相淀积的英文缩写是（）。
A、APCVDB、PECVDC、LPCVDD、HDPCVD正确答案：C答案解析：APCVD是常压化学气相淀积；PECVD是等离子体增强型化学气相淀积；LPCVD是低压化学气相淀积；HDPCVD是高密度等离子体化学气相淀积。
5、清洁车间内的墙面时要求使用（）进行清洁。
A、麻布B、不掉屑餐巾纸C、无尘布D、棉正确答案：C答案解析：一周擦一次墙面，清洁车间内的墙时应使用无尘布。
无尘布由100%聚酯纤维双面编织而成，表面柔软，易于擦拭敏感表面，摩擦不脱纤维，具有良好的吸水性及清洁效率。
1+X集成电路理论习题库（附答案）一、单选题（共39题，每题1分，共39分）1.在版图设计过程中，N-MOS管的源极接（），漏极接（），P-MOS管的源极接（），漏极接（）。
A、地、高电位、GND、低电位B、电源、高电位、GND、低电位C、地、高电位、GND、高电位D、地、高电位、电源、低电位正确答案：A2.先进的平坦化技术有 ()。
A、反刻法B、高温回流法C、旋涂玻璃法D、化学机械抛光法正确答案：D答案解析：反刻法、高温回流法、旋涂玻璃法属于传统平坦化技术,化学机械抛光法属于先进平坦化技术。
3.干-湿-干氧化过程中，第一次干氧氧化的目的是（）。
A、形成所需的二氧化硅膜厚度B、获得致密的二氧化硅表面C、提高二氧化硅和光刻胶的黏附性D、改善二氧化硅和硅交界面的性能正确答案：B答案解析：干-湿-干氧化中，第一次干氧是为了获得致密的SiO2表面，从而提高对杂质的阻挡能力。
干氧氧化和湿氧氧化各有自己的特点，在实际生产中往往将这两种方式结合起来，采用干-湿-干的氧化方式，既保证二氧化硅的厚度及一定的生产效率，又改善了表面的完整性和解决了光刻时的浮胶问题。
第一次干氧是为了获得致密的二氧化硅表面，从而提高对杂质的阻挡能力。
湿氧主要用来形成所需的二氧化硅膜的厚度，提高生产效率；第二次干氧，是为了改善二氧化硅和硅交界面的性能，同时使二氧化硅表面干燥，提高二氧化硅和光刻胶的粘附性。
4.平移式分选机完成测试后，会进入( )环节。
A、上料B、分选C、外观检查D、真空包装正确答案：B答案解析：平移式分选机的操作步骤一般为：上料→测试→分选→外观检查→真空包装。
5.管装包装时，将真空包装的编带盘放入内盒、合上盖子后，需要在内盒的封口边( )处贴上“合格”标签。
A、左侧B、右侧C、中央D、任意位置正确答案：C答案解析：管装包装时，将真空包装的编带盘放入内盒、合上盖子后，需要在内盒的封口边中央处贴上“合格”标签。
6.在使用万用表之前先应（）。
1. 如下图所示时钟数, 根据下表中提供的电容电阻数据, 计算从节点A到节点B的Elmore 延时。
图计算延时的RC树
表Values of the components in the RC tree
Resistor Value( ) Capacitor Value(fF)
R1 0.25 C1 250
R2 0.25 C2 750
R3 0.50 C3 250
R4 100 C4 250
R5 0.25 C5 1000
R6 1.00 C6 250
R7 0.75 C7 500
R8 1000 C8 250
3等分并插入2个传播延时为100ps的反相器，计算在这种情况下各层上整个导线的传播延时。
3．设计一个时钟分布网络，在各个时钟之间的最小偏差是很关键的问题，从一个时钟网络中抽象出如下图所示的RC网络，最初CLK3比CLK1和CLK2的路径更短，为了补偿这一不平衡，在CLK3的路径中插入一个传输门。
1)写出节点CLK3、CLK1和CLK2的时间常数，假设传输门用R3模拟；
2)如果R1=R2=R4=R5=R，C1=C2=C3=C4=C5=C，R3为多大时可以平衡；
3)当R=750Ω，C=200fF，传输门有多大的W/L比可以消除偏差；。
集成电路基础工艺和版图设计测试试卷（考试时间：60分钟，总分100分）第一部分、填空题（共30分。
每空2分）1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。
2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。
3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅极、源极、漏极、背栅。
4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元的设计方法，芯片利用率最低的是基于门阵列的设计方法。
第二部分、不定项选择题（共45分。
每题3分，多选，错选不得分，少选得1分）1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD）A、MOS电容B、双层多晶硅电容C、金属多晶硅电容D、金属—金属电容2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD）A、源漏扩散电阻B、阱扩散电阻C、沟道电阻D、多晶硅电阻3、以下属于无源器件的是（CD ）A、MOS晶体管B、BJT晶体管C、POL Y电阻D、MIM电容4、与芯片成本相关的是（ABC）A、晶圆上功能完好的芯片数B、晶圆成本C、芯片的成品率D、以上都不是5、通孔的作用是（AB ）A、连接相邻的不同金属层B、使跳线成为可能C、连接第一层金属和有源区D、连接第一层金属和衬底6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。
A、天线效应B、闩锁（Latch up）C、ESD(静电泄放)保护D、工艺角（process corner）分析7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB）A、寄生电容减小，增加开关速度B、门延时和功耗乘积减小C、高阶物理效应减少D、门翻转电流减小8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。
1+X集成电路理论练习题库与答案一、单选题（共39题，每题1分，共39分）1.晶圆检测工艺中，6英寸的晶圆进行晶圆墨点烘烤时，烘烤时长一般为（）分钟。
A、5B、1C、10D、20正确答案：A2.Cadence中库管理由高到低分别是（）。
A、库-单元-视图B、库-视图-单元C、单元-库-视图D、单元-视图-库正确答案：A3.管装装内盒时，在内盒上贴有( )种标签。
A、1B、2C、3D、4正确答案：B答案解析：管装内盒上的标签有合格标签和含芯片信息的标签。
4.在Altium Designer软件中完成电路设计之后，为了验证所布线的电路板是符合设计规则的，现在设计者要运行（）。
A、Board Layers &ColorsB、Design Rule CheckC、Project Outputs for MultivibratorD、PCB Rules and constraints Editor正确答案：B5.在原理图编辑器内，执行Tools→Footprint Manager命令，显示（）。
A、Navigator面板B、封装管理器检查对话框C、工程变更命令对话框D、Messages窗口正确答案：B6.载入元件库：Altium Designer系统默认打开的元件库有两个：常用分立元器件库（）；常用接插库（）。
A、Devices.IntLib；Miscellaneous Connectors.IntLibB、Devices.IntLib；Connectors.IntLibC、Miscellaneous Devices.IntLib；Connectors.IntLibD、Miscellaneous Devices.IntLib；Miscellaneous Connectors.IntLib正确答案：D7.{以串行测试为例，假设A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是（）。
}A、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D合格轨道→分选梭4→不良品料管；B、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管；C、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管D、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D不合格轨道→分选梭4→不良品料管正确答案：D答案解析：重力式分选机进行串行测试时，A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是：分选梭1将A轨道测试合格的芯片送入B 测试轨道，B轨道测试合格后，分选梭2将芯片送人C测试轨道，C轨道测试不合格后，分选梭3将芯片送入D不合格轨道，分选梭4将芯片放入不良品料管中。
集成电路设计练习题2009
1、说明一个半导体集成电路成本的组成。
2、简述CMOS工艺流程。
简述CMOS集成电路制造的过程中需要重复进行的工艺步骤。
3、描述你对集成电路工艺的认识。
列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么？简述CMOS工艺技术的发展趋势。
4、你知道的集成电路设计的表达方式有哪几种？
5、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx 其中，x为4位二进制整数输入信号。
y为二进制小数输出，要求保留两位小数。
电源电压为3~5v 假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。
6、请谈谈对一个系统设计的总体思路。
针对这个思路，你觉得应该具备哪些方面的知识？
7、描述你对集成电路设计流程的认识。
8、集成电路前端设计流程，后端设计流程，相关的工具。
9、从RTL synthesis到tape out之间的设计flow，并列出其中各步使用的tool.
10、简述FPGA等可编程逻辑器件设计流程。
11、简述半定制数字电路的设计流程。
12、简要说明并比较数字集成电路几种不同的实现方法。
13、什么是集成电路的设计规则。
14、同步电路和异步电路的区别是什么？
15、画出CMOS电路的晶体管级电路图，实现Y=AB+C(D+E)
16、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N 管，为什么？
17、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？
18、名词解释：VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA
19、画出CMOS与非门的电路，并画出波形图简述其功能。
20、latch与register的区别，为什么现在多用register。
行为级描述中latch如何产生的。
21、FPGA和ASIC的概念，他们的区别。
22、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal, poly and diffusion in traditional CMOS process.（威盛笔试题circuit design-beijing-03.11.09）
23、Please show the CMOS inverter schematic, layout and its cross section with P-well process. Plot its transfer curve (V out-Vin). And also explain the operation region of PMOS and NMOS for each segment of the transfer curve?
24、Please draw the transistor level schematic of a CMOS 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。
25、To design a CMOS inverter with balance rise and fall time, please define the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
27、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。
（Infineon笔试试题）
28、目前集成电路产业发展到IP/Soc阶段，你是怎么理解IP复用技术的？
29、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？
b) 试用VHDL或VERILOG描述8位D触发器逻辑。
30、评价数字集成电路设计质量的指标有哪些？他们分别用什么来表示（或衡量）？
31、你认为目前数字集成电路设计中亟待解决的问题有哪些？为什么？
32、MOSFET本征寄生电容的来源是什么。
计算一个具有以下参数的NMOS管零偏置时所有相关电容的值。
33、特征尺寸的不断缩小对MOS管的工作特点和性质以及间接的对数字电路设计指标等有什么影响。
34、工艺尺寸的缩小对互连线有什么影响？
35、集成电路的导线引哪些寄生参数效应，他们对电路的特性有什么影响？
36、叙述静态CMOS的重要特性。
37、降低电源电压对CMOS管稳定性有何影响。
38、推导反相器一阶传播延时的表达式（一阶分析），说明减小一个门的传播延时的方法。
39、讨论晶体管尺寸与能耗之间的关系。
40、对于由N个反相器组成的具有固定输入和输出电容的反相器链，为使通过反相器链的延时最小，如何确定反向器链的尺寸及级数。
41、CMOS电路的功耗与哪些因素有关，如何降低电路的功耗？
42、如何降低大扇入电路的延时？
43、逻辑门的动态功耗可以通过减小它的实际电容和开关活动性来降低，降低开关活动性的设计技术有哪些？
44、动态逻辑门有哪些特性？
45、时序逻辑电路（锁存器和寄存器）有静态和动态两类，试对这两类电路进行比较。
46、流水线是优化时序电路的一种重要方法，NORA-CMOS逻辑形式的流水线结构有哪些特性。
47、一般数字信号处理器由哪些模块构成，对各模块进行简要说明。
48、说明模拟和验证的区别。
49、什么是Setup 和Holdup时间？setup和holdup时间，区别
50、解释setup time和hold time的定义和在时钟信号延迟时的变化。
51、解释setup和hold time violation，画图说明，并说明解决办法。
52、如何解决亚稳态。
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
53、时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为
T2max ，最小为T2min 。
问触发器D2的建立时间T3和保持时间应满足什么条件。
54、给出某个一般时序电路的图，有Tsetup, Tdelay, Tck->q,还有clock 的delay, 写出决定最大时钟的因素，同时给出表达式。
55、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。
56、CMOS 单元负载较大的电容时，只有提高W ，这样会使W*L 增加，相对前级又时一个大电容，如何解决这一矛盾？
57、在设计数字处理器IC 时可采用哪些方法或技术以降低数据通路部分的功耗。
58、为什么数字处理器IC 中数据通路常常组织成位片式结构？
59、数字处理器IC 中加法器对计算结构的性能有重要的影响，为提高多位二进制加法器的运算速度，可以采用哪些方法或技术？
60、如图，已知时序参数：寄存器最小延时（tc-q,cd ）和最大传播延时（tc-q ），寄存器的建立时间（tsetup ）和保持时间（thold ），组合逻辑的最小延
时（tlogic,cd ）和最大延时（tlogic ），时钟CLK1
和CLK2上升沿相对于全局参考时钟的位置tclk1
和tclk2。
时钟偏差（δ）和时钟抖动（tjitter ）。
求：
不考虑时钟偏差和时钟抖动时满足寄存器建立时
间和保持时间要求的时序约束表达式，以及考虑时钟偏差和时钟抖动时满足寄存器建立时间和保持时间要求的时序约束表达式。
61、时钟偏差和时钟抖动是如何产生的，哪些因素可以造成时钟偏差，哪些可造成时钟抖动。
减少时钟偏差和抖动的设计技术有哪些？
c -q t c -q,c
d t su, t hold logic
t logic,cd。
