专用集成电路设计ppt课件

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集成电路版图设计 ppt课件

(b)
图8.3 交叠的定义
表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
表 16.5 T SM C _0.35μ m C M O S 工艺版图各层图形之间最小交迭
N _ w e ll A c tiv e P o ly P _ l\p lu s_ se le c t/N _ p lu s_ se l ect C o n ta c t M e ta l1 V ia 1 M e ta l2 E le c tro d e V ia 2 M e ta l3
MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为 3 lambda=0.6μm。
201010233636cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图716画l型金属线作地线图717画出两只mcs3并将它们的栅漏和源极互连201010233737vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图718画出两只mn1并将它们的栅漏和源极互连cmos差动放大器单元电路设计版图的过程201010233838图719依次画出r1并联的两只msf1和并联的两只mcf1以及偏压等半边电路版图vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outoutcmos差动放大器单元电路设计版图的过程201010233939cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图720通过对图819中半边版图对x轴作镜像复制形成的完整版图201010234040在正式用cadence画版图之前一定要先构思也就是要仔细想一想每个管子打算怎样安排管子之间怎样连接最后的电源线地线怎样走

集成电路设计3版图设计PPT课件

N阱
P型衬底
24.09.2020 4
硅芯片上的电子世界--电阻
• 电阻：具有稳定的导电能力（半导体、导体）； • 芯片上的电阻：薄膜电阻；
薄膜电阻
宽度：微米
厚度：百纳米硅片
24.09.2020 5
电阻的版图设计
• 能与CMOS工艺兼容的电阻主要有四种：
• 扩散电阻、多晶硅电阻、阱电阻、MOS电阻
22
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
24.09.2020
P+ …N…+. P+
N阱
P型衬底
23
三极管的设计
CMOS工艺下可以做双极晶体管。以N阱工艺为例说明PNP, NPN如何形成。
（1）多晶硅电阻最常用，结构简单。在场氧（非薄氧区域）。
多晶硅电阻（poly）
辅助标志层： res_dum
24.09.2020
P型衬底
为什么电阻要做在场氧区？
6
（2）扩散电阻
在源漏扩散时形成，有N+扩散和P＋扩散电阻。在CMOS N阱工艺下，N+扩散电阻是做在PSUB上，P＋扩散是在N阱里。
24.09.2020 13
平板电容
辅助标志层： cap_dum
比例电容的版图结构
P型衬底
24.09.2020
C2=8C1
14
平板电容
常见结构：MIM, PIP, MIP；
PIP、MIP结构，传统结构；
MIM结构，使用顶层金属与其下一层金属；
精度好；
下极板与衬底的寄生电容小；
钝化层
第n层金属
MIM 上电级
集成电路CAD设计

集成电路分析与设计PPT课件

Intel公司微处理器—Pentium® 4
25
2 集成电路发展
Intel公司微处理器—Pentium® 6
26
2 集成电路发展 Intel Pentium 4微处理器
27
2 集成电路发展 Intel XeonTM微处理器
28
2 集成电路发展 Intel Itanium微处理器
29
2 集成电路发展
集成电路发展里程碑
30
2 集成电路发展
集成电路发展里程碑
31
2 集成电路发展
晶体管数目
2003年一年内制造出的晶体管数目达到1018个，相当于地球上所有蚂蚁数量的100倍
32
2 集成电路发展
芯片制造水平
2003年制造的芯片尺寸控制精度已经达到头发丝直径的1 万分之一，相当于驾驶一辆汽车直行400英里，偏离误差不到1英寸！
33
2 集成电路发展
晶体管的工作速度
1个晶体管每秒钟的开关速度已超过1.5万亿次。如果你要用手开关电灯达到这样多的次数，需要2万5千年的时间！
34
2 集成电路发展
半导体业的发展速度
1978年巴黎飞到纽约的机票价格为900美元，需要飞7个小时。如果航空业的发展速度和半导体业
1960年，Kang和Atalla研制出第一个利用硅半导体材料制成的MOSFET
1962年出现了由金属-氧化物-半导体（MOS）场效应晶体管组成的MOS 集成电路
早期MOS技术中，铝栅P沟MOS管是最主要的技术，60年代后期，多晶硅取代铝成为MOS晶体管的栅材料
1970’s解决了MOS器件稳定性及工艺复杂性之后，MOS数字集成电路开始成功应用
一个有关集成电路发展趋势的著名预言，该预言直至今日依然准确。

《集成电路设计导论》PPT课件

12
2）积木块法(BB)
又称通用单元设计法。与标准单元不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备调用。第二，它没有统一的布线通道，而是根据需要加以分配。
引脚
ROM
ALU、寄存器等引
5
半定制方法
半定制的设计方法分为：门阵列（GA：Gate Array）法；门海（GS：Sea of Gates）法；标准单元（SC: Standard Cell）法；积木块（BB：Building Block Layout）；可编程逻辑器件（PLD：Programmable Logic Device)设计法。
10
SC法设计流程与门阵列法相似，但有若干基本的不同点：
(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行的。
7
Foundry
设计中心
寄存器传输级行为描述
单元库
布局布线
向 Foundry 提供网表
行为仿真综合
逻辑网表逻辑模拟
掩膜版图
生成延迟版图检查 / 网表和参数提取文件
/ 网表一致性检查
后仿真产生测试向量
制版 / 流片 /测试/封装

第14章集成电路版图设计PPT课件

• 完成一个反相器的版图设计
2020/9/21
25
2020/9/21
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32
版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
2020/9/21
层次表示含义
Nwell
N阱层
Active
N+或P+有源区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化层
标示图
15
2020/9/21
16
2020/9/21
17
2020/9/21
Hale Waihona Puke N阱设计规则编描述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
2020/9/21
13
版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)

《集成电路模板》课件

通过将多个芯片垂直堆叠，实现更高效、更高速的集成电路。
市场发展趋势
物联网和5G技术的推动
随着物联网和5G技术的普及，集成电路市场将迎来新的增长点。
人工智能和数据中心的需求
人工智能和数据中心的建设将进一步拉动集成电路市场的需求。
汽车电子的快速发展
随着汽车智能化程度的提高，汽车电子市场对集成电路的需求也在不断增长。
集成电路定义
集成电路是将多个电子元件集成在一块衬底上，完成一定的电路或系统功能的微型电子部件。
它采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。
集成电路发展历程
1993年
甚大规模集成电路的出现。
集成电路应用领域
通信领域
如手机、电话、传真机、交换机等。
消费电子领域
如电视、音响、摄像机等。
计算机领域
如个人电脑、服务器、笔记本电脑等。
汽车电子领域
如发动机控制、安全气囊等。
集成电路应用领域
通信领域
如手机、电话、传真机、交换机等。
消费电子领域
如电视、音响、摄像机等。
将不同类型的芯片和器件集成在同一封装内，实现更复杂、更高效的系统级集成。
通过将多个芯片垂直堆叠，实现更高效、更高速的集成电路。
技术发展趋势
摩尔定律的延续
随着制程工艺的不断进步，集成电路上的晶体管数量持续增加，性能不断提升。
3D集成技术的发展
异构集成
将不同类型的芯片和器件集成在同一封装内，实现更复杂、更高效的系统级集成。
测试技术
功能测试

《集成电路版图设计》课件

元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如电阻的阻值计算、电容的容量计算等，以确保设计的准确性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电路版图设计
案例一
某数字集成电路版图设计
案例三
某射频集成电路版图设计
案例五
某可编程逻辑集成电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、高复杂度、高一致性的特点，需要综合考虑电路功能、性能、可靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电路设计转化为实际产品的关键环节，是实现电路功能的重要保障。
提高性能和可靠性
合理的版图设计可以提高集成电路的性能和可靠性，确保产品在长期使用中保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证，确保版图设计的正确性和可制造性。
布图输出
将版图数据输出到制造环节，进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。

集成电路设计.pptx

双极晶体管和MOS晶体管都可用作有源电阻
MOS管有源电阻器
IDS I
I
VGS V VTP
DI
O
S
+
G+
G
V -
V-
O
I
S
D
VTN V VGS
IDS
(a)
(b)
MOS有源电阻及其I-V曲线
第23页/共66页
晶体管有源寄生电阻
双极晶体管集电区电阻集成电路中集电区电阻Rc要比分立管的大。Rc的增大会影响高频特性和开关性能。
第2页/共66页
Tox
N+
P
sio2
金属
NP金s+io属2
纵向结构
横向结构
MOS 电容电容量
Cox=
Aε0 εsio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为了减小串联电阻及防止表面出现耗尽层。
集成电路中要制作一个30 pF的MOS电容器，所用面积相当于25个晶体管的面积。
第3页/共66页
MOS电容 N+
SiO2 P+
AL
N+ N-epi
P-SUB
Al P+
第4页/共66页
❖ PN结电容在PN结反偏时的势垒电容构成的电容器
❖ PN结电容与 MOS电容的数量级相当。
+
-
N+
P
N
外
P衬
第39页/共66页
第40页/共66页
CMOS反相器工作原理
输入端高电平时：

《集成电路设计》课件

蒙特卡洛模拟法
通过随机抽样和概率统计的方法，模拟系统或产品的失效过程，评估其可靠性。
可靠性分析流程
确定分析目标
明确可靠性分析的目的和要求，确定分析的对象和范围。
进行需求分析
分析系统或产品的使用环境和条件，确定影响可靠性的因素和条件。
进行失效分析
分析系统或产品中可能出现的失效模式和原因，确定失效对系统性能和功能的影响。
DRC/LVS验证
DRC/LVS验证概述
DRC/LVS验证是物理验证中的两个重要步骤，用于检查设计的物理实现是否符合设计规则和电路图的要求。
DRC验证
DRC验证是对设计的物理实现进行规则检查的过程，以确保设计的几何尺寸、线条宽度、间距等参数符合设计规则的要求。
LVS验证
LVS验证是检查设计的物理实现与电路图一致性的过程，以确保设计的逻辑功能在物理实现中得到正确实现。
版图设计流程
确定设计规格
明确设计目标、性能指标和制造工艺要求。
导出掩模版
将最终的版图导出为掩模版，用于集成电路制造。
电路设计和模拟
进行电路设计和仿真，以验证电路功能和性能。
物理验证和修改
进行DRC、LVS等物理验证，根据结果进行版图修改和完善。
版图绘制
将电路设计转换为版图，使用专业软件进行绘制。
集成电路设计工具
电路仿真工具
用于电路设计和仿真的软件，如Cadence、Synopsys等。
版图编辑工具
用于绘制版图的软件，如Laker 、Virtuoso等。
物理验证工具
用于验证版图设计的正确性和可靠性的软件，如DRC、LVS等。
可靠性分析工具
用于进行可靠性分析和测试的软件，如EERecalculator、 Calibre等。

集成电路设计ppt

第四章半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计
第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工业出版社，2006.
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器
6.5 PLA 第七章 MOS管模拟集成电路设计基础
7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元电路 7.4 MOS管集成运算放大器和比较器 7. 5 MOS管模拟集成电路版图设计第八章集成电路的测试与可测性设计
1.2 集成电路的发展
1、描述集成电路工艺技术水平的五个技术指标（1）集成度（Integration Level）
集成度是以一个IC芯片所包含的元件（晶体管或门/数）来衡量（包括有源和无源元件）。随着集成度的提高，使IC及使用 IC的电子设备的功能增强、速度和可靠性提高、功耗降低、体积和重量减小、产品成本下降，从而提高了性能/价格比，不断扩大其应用领域，因此集成度是IC技术进步的标志。为了提高集成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等措施。为节省芯片面积普遍采用了多层布线结构。硅晶片集成（Wafer Scale Integration -WSI)和三维集成技术也正在研究开发。从电子系统的角度来看，集成度的提高使IC进入系统集成或片上系统（SoC）的时代。

我的专用集成电路设计2datapathPPT课件

2. 2、 Combinational shifters
Useful for arithmetic operations such as multiplication, etc.
Latch-based shift register, shift register, can shift only one bit per clock cycle
Cost->area,delay and power
▪ Layout
▪ Circuit ▪ Logic ▪ RTL and above
A typical example
Data path (数据通路）
© DEEig1i4ta1l Integrated Circuits2nd
2
Manufacturing
Barrel shifter in action
Let input 101 Shift1=1:
© DEEig1i4ta1l Integrated Circuits2nd
011
Advantages and disadvantages?
8
Manufacturing
Barrel shiftቤተ መጻሕፍቲ ባይዱr operation
© DEEig1i4ta1l Integrated Circuits2nd
13
Manufacturing
Truth Table of 1 bit Full-Adder
Ai
Bi
Ci
C0
S
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1

集成电路课件ppt

总结词
集成电路的发展历程经历了从小规模集成电路到大规模集成电路再到超大规模集成电路的演变。随着技术的不断发展，集成电路的集成度越来越高，功能越来越强大。
要点一
要点二
详细描述
集成电路的发展历程是一个不断创新和演进的过程。最早的集成电路是小规模集成电路，只能实现简单的电路功能。随着技术的不断发展，集成电路的集成度越来越高，功能越来越强大。从20世纪60年代开始，大规模集成电路的出现使得电子设备变得更加小型化、轻便化。进入20世纪80年代后，超大规模集成电路的发展进一步推动了电子设备的微型化和智能化。如今，随着半导体制造工艺的不断进步，集成电路的集成度越来越高，性能越来越强大，为各种电子设备的发展提供了强大的支持。
全球集成电路产业竞争格局日益激烈，企业兼并重组加速，产业集中度不断提高。
中国集成电路产业面临技术瓶颈、人才短缺、产业链不完善等挑战，需要加强自主研发和创新能力。
中国政府出台了一系列政策措施，支持集成电路产业发展，推动产业升级和转型。
中国集成电路产业发展迅速，市场规模不断扩大，技术水平不断提高。
01
导出与交付
根据集成电路的规格和性能要求，选择合适的封装形式，如DIP、SOP、QFP等。
封装形式
测试设备
测试程序
测试报告
使用专业测试设备对集成电路进行功能测试、性能测试和可靠性验证。
编写测试程序，模拟集成电路的实际工作场景，进行全面测试。
根据测试结果生成测试报告，记录集成电路的性能指标和可靠性数据。
加强集成电路教育资源建设，包括教材建设、师资队伍建设、实验设备建设等，以提高教育质量。
建立集成电路教育平台，实现优质教育资源的共享和交流，促进教育公平和协同发展。
加强校企合作，推动产学研用深度融合，为学生提供实践机会和就业渠道，提高人才培养的针对性和实用性。

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➢ 由于扩散区总是有一定深度的，扩散区对衬底（或阱）的结面积就包括底部面积和周围的侧壁面积两部分（如图）。
12 2பைடு நூலகம்20/4/16
扩散区的厚度可以看成一个常数，这样侧壁面积就和侧
壁周长成正比。因此, 总的扩散电容可表示为：
Cd=Cja(a×b)+Cjp(2a+2b)
多晶硅
b a
Cjp
Cjp b
➢ MOS集成电路中的寄生电容主要包括MOS管的寄生电容以及由金属、多晶硅和扩散区连线形成的连线电容。
➢ 寄生电容及与其相连的等效电阻的共同作用决定了MOS电路系统的动态响应。
2 2020/4/16
一个接有负载的MOS逻辑门输出端的总的负载电容包括三部分：
(1) 栅极电容：与该逻辑门输出端相连各管的输入电容。
因此CGD=0，
而CGS增加为：
CGS
2 3
0 ox
tox
A
三个工作区内，栅极电容的计算公式：
10 2020/4/16
MOS管总的栅极电容的某些成分和栅极电压有紧密联系，但总的栅极电容只有在开启电压附近随UGS变化较大（如下图），其它区域均近似等于栅氧化层电容C0。
1.0 CG C0
O
0 UT
对P型衬底材料上的N型栅极 MOS器件，当UG<0时，栅极上 C0 的负电荷吸引衬底中的空穴趋
向硅的表面，形成积累层。
栅极栅氧化层
P-Si
这时， MOS器件的结构就像平行平板电容器，栅极和高浓度空穴积累层分别是平板电容栅极
(a)
积累栅极层
器的2020两/4/1个6 极板。
C0
tox C Cde
第二章集成电路工艺基础及版图设计
• 2.1 引言 • 2.2 集成电路制造工艺简介 • 2.3 版图设计技术 • 2.4 电参数设计规则
1 2020/4/16
2.4.2 MOS电容
集成电路是由不同层次结构构成的复杂系统，每层内部都会形成电阻，层与层之间都有电容。
➢ 集成电路中，将导电层以绝缘介质隔离就形成了电容。
栅极电容由三部分组成：CG=CGS+CGD+CGB
8
2020/4/16
MOS管的栅极电容：
MOS管的栅极电容在三个工作区的特性是不一样的：
(1) 截止区（UGS<UT）。由于沟道还未形成，故CGS=CGD=0，栅极电容仍
然可以表示为C0和Cdep的串联模型。 (2) 线性区（UGS-UT>UDS）。
C0 Cde p
d
栅极对衬底的总电容t：ox CGB
P-Si
反型层耗尽层
C C0 C0dep C0 Cdep
2020/4/16
0.2
低频
6
高频
3) 反型层
栅极
栅极
UG>栅U极T， P型衬底中栅的氧化电层子（少数栅载极流子）被吸引到表面，
形成C0 反型层，实际上就是N型to导x 电C0 沟道，见图（c）。由
14 2020/4/16
4. 布线电容
金属、多晶硅、扩散区常被用作互连线，它们相互之间以及它们与衬底之间都会形成电容。采用简单的平行板电容器模型可粗略估计这些电容值的大小为：
C A
t
式中:ε——介质的绝对介电常数； t ——介质的厚度; A——互连线的面积。
中的空穴受到排斥而离开表面，形成一个多数载流子
空穴耗尽的负电栅极荷区域，即耗尽层
栅极
栅极
栅氧化层
栅极
C0
Cdep
0 Si
d P-Si
A
tox C0 Cde p
d
P-Si
tox 耗尽层
(a)
(b)
式中:
栅极
d——耗尽栅极层深度，
它随UG的增加C 而增加；
εSi——硅的相对介电常数，其值积是累 12耗。尽反型
tox
于在栅极下面形成了一个导电能C力dep 很强d 的反型层，在低
频时，
P-Si
栅极电容又变为C0。但是，
反型层中的载P-流Si 子
耗尽
（电子）不能跟随栅电压的高频变化， (a)
因此,(b高) 频时的栅
极电容仍然是最大耗尽状态下的栅极电容。C
栅极
栅极
积累
耗尽反型
C0
低频
tox
C0
Cde p
d
P-Si
a
Cjp
Cjp
源扩散区栅极漏扩散区
扩散区
场氧
衬底
耗尽层
(a)
(b)
图 2 - 21 (a) 扩散电容基本结构； (b) 扩散电容模型
13 2020/4/16
随着工艺的改进，在扩散区面积逐渐减小的情况下，侧壁电容就变得非常重要了。典型N阱1 μm工艺扩散电容值列于表2 -6中(单位： pF/μm2)。
反型层耗尽层
0.2
高频
(c)
2020/4/16
0
UT
(d)
7 UG
2. MOS器件的电容
➢ 前面讨论的是栅极对衬底的电容。MOS器件中完整的寄生电容如下图：
沟道
CG S
源极
CSB
栅极
CGB CGD
耗尽层
衬底
栅氧化层
漏极 CDB
CGD G
CGS
CDB
D
衬底
S CSB
CGB
(a)
(b)
(a) 寄生电容示意图； (b) 寄生电容电路符号示意图
UGS
图2 - 20 总的栅极电容与UGS的关系
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3. 扩散区电容
➢ MOS管的源区和漏区都是由浅的N+扩散区或P+ 扩散区构成的，扩散区也用作互连线。
➢ 这些扩散区对衬底（或阱）就有寄生电容存在，寄生电容的大小与将扩散区和衬底（或阱）隔开的耗尽层的有效面积成正比，与扩散区和衬底（或阱）之间的电压有关。
在线性区耗尽层深度基本不变，所以CGB为常数。但此时导电沟道已经形成， CGS 和CGD就必须加以考虑，这两个电容与栅极电压的大小有关，其值可用下
式估算：
CGS
CGD
1 2
0 ox
tox
A
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(3) 饱和区（UGS-UT<UDS）。
此时沟道是一强反型层，靠近漏区的一端被夹断，
(2) 扩散区电容：与该逻辑门输出端相连的漏区电容。
(3) 布线电容：该逻辑门输出端连到其它各门的连线形成的电容。
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1. MOS电容特性
➢ MOS电容的特性与栅极上所加的电压紧密相关，这
是因为半导体的表面状态随栅极电压的变化可处于
积累层、耗尽层、反型层三种状态。
1) 积累层
4
积累层电容
由于积累层本身是和衬底相连的，所以栅电容可
近似为：
C0
ox
tox
0
A
（2 -15）
式中:ε0—真空介电常数； εox—SiO2的相对介电常数，其值是3.9； tox—SiO2层的厚度; A—栅极的面积。
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2) 耗尽层
➢ 当0<UG<UＴ时，在正的栅电压ＵG的作用下，衬底