专用集成电路设计基础教程(来新泉 西电版)第4章 数字集成电路设计技术
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专用集成电路设计实践(西电版)第4章 EDA软件的使
02
常用EDA软件介绍
集成电路设计软件
Cadence Virtuoso
用于模拟和混合信号IC设计，支持从概念到签核 的所有设计流程。
Synopsys Design Compiler
广泛用于数字IC设计，提供逻辑综合和物理优化 功能。
ABCD
Mentor Graphics IC Compiler
针对高性能IC设计，提供高吞吐量物理综合和时 序驱动的布局。
Laker Custom IC Designer
适用于初学者和小型设计团队，提供简单易用的 集成电路设计工具。
电路仿真软件
Cadence NC-Sim
提供高性能、高精度仿真，适用于模拟、混合信号和数字电路。
Mentor Graphics ModelSim
适用于各种规模的电路仿真，支持多种EDA工具接口。
EDA软件的发展可以分为三个阶段： 萌芽期、发展期和成熟期。
发展期：20世纪80年代，随着计算 机技术的不断发展，EDA软件开始广 泛应用于电子设计领域。
萌芽期：20世纪70年代，随着集成 电路的出现，人们开始尝试使用计算 机进行电路设计。
成熟期：21世纪初，随着集成电路规 模的扩大和系统级设计的出现，EDA 软件逐渐成熟并成为电子设计的必备 工具。
导入和导出数据
打开软件并登录，完成必要的工作后 关闭软件。
将数据导入到软件中进行分析和处理， 或导出数据以供其他应用程序使用。
创建和保存项目
创建一个新的项目或打开一个已有的 项目，并保存项目以防止数据丢失。
EDA软件的进阶技巧
使用脚本语言自动化任务
学习并使用脚本语言，如Python或TCL，来自动化重复性任务， 提高工作效率。
专用集成电路设计基础教程(来新泉 西电版)第2章 集成电路的基本制造工艺及版图设计PPT
4
〔3〕 BiCMOS工艺：是一种同时兼容双极和CMOS的工 艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类 型的ASIC。
〔4〕 GaAs工艺：通常用于微波和高频频段的器件制作， 目前不如硅工艺那样成熟。
〔5〕 BCD工艺：即Bipolar+CMOS+DMOS〔高压MOS〕， 一般在IC的控制局部中用CMOS。
第2章 集成电路的基本制造 工艺及版图设计
2.1 集成电路的基本制造工艺 2.2 集成电路的封装工艺 2.3 集成电路版图设计
1
半个多世纪前的1947年贝尔实验室创造了晶体管；1949年 Schockley创造了双极〔Bipolar〕晶体管；1962年仙童公司首家 推出TTL〔Transistor Transistor Logic〕系列器件；1974年 ECL〔Emitter Coupled Logic〕系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。
6
2. 深亚微米工艺特点 通常将0.35 μm以下的工艺称为深亚微米〔DSM〕工艺。 目前，国际上0.18 μm工艺已很成熟，0.13 μm工艺也趋成熟。 深亚微米工艺的特点包括： 〔1〕 面积〔Size〕缩小。特征尺寸的减小使得芯片面积 相应减小，集成度随之得到很大提高。例如，采用0.13 μm工 艺生产的ASIC，其芯片尺寸比采用0.18 μm工艺的同类产品 小50％。
除此之外，还有崭露头角的超导〔Superconducting〕工艺 等。
3
1. ASIC主要工艺及选择依据 目前适用于ASIC的工艺主要有下述5种： 〔1〕 CMOS工艺：属单极工艺，主要靠少数载流子工作， 其特点是功耗低、集成度高。 〔2〕 TTL/ECL工艺：属双极工艺，多子和少子均参与导 电，其突出的优点是工作速度快，但是工艺相对复杂。
〔3〕 BiCMOS工艺：是一种同时兼容双极和CMOS的工 艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类 型的ASIC。
〔4〕 GaAs工艺：通常用于微波和高频频段的器件制作， 目前不如硅工艺那样成熟。
〔5〕 BCD工艺：即Bipolar+CMOS+DMOS〔高压MOS〕， 一般在IC的控制局部中用CMOS。
第2章 集成电路的基本制造 工艺及版图设计
2.1 集成电路的基本制造工艺 2.2 集成电路的封装工艺 2.3 集成电路版图设计
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半个多世纪前的1947年贝尔实验室创造了晶体管；1949年 Schockley创造了双极〔Bipolar〕晶体管；1962年仙童公司首家 推出TTL〔Transistor Transistor Logic〕系列器件；1974年 ECL〔Emitter Coupled Logic〕系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。
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2. 深亚微米工艺特点 通常将0.35 μm以下的工艺称为深亚微米〔DSM〕工艺。 目前，国际上0.18 μm工艺已很成熟，0.13 μm工艺也趋成熟。 深亚微米工艺的特点包括： 〔1〕 面积〔Size〕缩小。特征尺寸的减小使得芯片面积 相应减小，集成度随之得到很大提高。例如，采用0.13 μm工 艺生产的ASIC，其芯片尺寸比采用0.18 μm工艺的同类产品 小50％。
除此之外，还有崭露头角的超导〔Superconducting〕工艺 等。
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1. ASIC主要工艺及选择依据 目前适用于ASIC的工艺主要有下述5种： 〔1〕 CMOS工艺：属单极工艺，主要靠少数载流子工作， 其特点是功耗低、集成度高。 〔2〕 TTL/ECL工艺：属双极工艺，多子和少子均参与导 电，其突出的优点是工作速度快，但是工艺相对复杂。
集成电路设计基础Ch04
MESFET 增强型和耗尽型 减小栅长 提高导电能力
GaAs工艺：HEMT
大量的可高速迁移的电子
图4.5 简单HEMT的层结构 栅长的减小
GaAs工艺：HEMT工艺的三明治结构
图4.6 DPD-QW-HEMT的层结构
Main Parameters of the 0.3 mm Gate Length HEMTs
Si-Bipolar
NMOS
Silicon 硅
GaAs 砷化镓
CMOS BiCMOS
Si/Ge MESFET HEMT
HBT
InP 磷化铟
HEMT HBT
器件 D, BJT, R, C, L D, NMOS, R, C D, P/N-MOS, R, C D, BJT, P/N-MOS, R, C D, HBT/HEMT D, MESFET, R, C, L D, E/D-HEMT, R, C, L D, HBT, R, C, L D, HEMT, R, C, L D, HBT, R, C, L
MSI MSI
图4.1 几种IC工艺速度功耗区位图
4.1 双极型集成电路的基本制造工艺 4.2 MESFET和HEMT工艺 4.3 MOS工艺和相关的VLSI工艺 4.4 BiCMOS工艺
4.1.1 双极性硅工艺
早期的双极性硅工艺：NPN三极管
B
E
C
Metal
pn-Isolation p+ n-
沉积第二金属层并刻蚀成图案
形成钝化玻璃并刻蚀焊盘
NMOS S GD
PMOS S GD
P+
N+
N+
P+
P+
集成电路设计基础
集成电路设计基础1. 引言集成电路设计是现代电子工程领域中的重要一环。
它涉及到将多个电子元件（如晶体管、电容器和电阻器等）集成在同一个硅片上，从而实现更高级别的电子功能。
本文将介绍集成电路设计的基础知识，包括集成电路的分类、设计流程以及常用的设计工具等。
2. 集成电路的分类根据集成度的不同，集成电路可以分为三种类型：小规模集成电路（LSI）、中规模集成电路（MSI）和大规模集成电路（LSI）。
LSI通常包括10个以上的门电路，MSI则包括数十个门电路，而LSI包含了成千上万个门电路。
此外，根据功能的不同，集成电路可以分为模拟集成电路和数字集成电路。
模拟集成电路是利用模拟信号进行信息处理，而数字集成电路是利用数字信号进行信息处理。
3. 集成电路设计流程集成电路的设计通常包括以下几个步骤：3.1 需求分析在设计集成电路之前，首先需要明确设计的目标和需求。
这包括确定电路的功能、性能指标以及工作环境等。
3.2 电路设计在电路设计阶段，需要根据需求分析的结果设计出符合要求的电路结构。
这包括选择适当的电子元件、确定元件的连接方式以及设计电路的布局等。
3.3 电路模拟在电路模拟阶段，使用模拟电路仿真工具对设计的电路进行模拟。
通过模拟可以评估电路的性能指标，如增益、带宽和功耗等。
3.4 电路布局与布线在电路布局与布线阶段，需要设计电路的物理结构以及元件之间的连接方式。
这包括确定电路的尺寸、排列顺序以及设计布线的路径等。
3.5 校准与测试在校准与测试阶段，需要对设计的集成电路进行校准和测试。
这包括检查电路的功能和性能指标是否满足需求，并对电路进行调整和优化。
4. 集成电路设计工具集成电路设计通常使用专门的设计工具来辅助完成。
常用的集成电路设计工具包括：•电路设计工具：如Cadence、Mentor Graphics等，用于设计电路的原理图和逻辑图。
•电路仿真工具：如Spice、HSPICE等，用于对设计的电路进行模拟和验证。
《专用集成电路设计方法》课程教学大纲
《专用集成电路设计方法》课程教学大纲课程编号：ABJD0530课程中文名称：专用集成电路设计方法课程英文名称：ASICDesignMethodo1ogy课程性质：选修课程学分：3学分课程学时数：48学时授课对象：电子信息工程、电子科学与技术本课程的前导课程：数字集成电路设计、模拟集成电路设计一、课程简介《专用集成电路设计方法》课程是物理学系物理学专业必修的技术基础课，具有非常重要的地位和作用。
本课程以《数字集成电路设计》和《模拟集成电路设计》课程为基础，内容侧重于晶体管级电路设计和物理层设计。
使学生把所学的电子线路、器件物理、工艺制造知识融汇到版图设计中去，最终达到电路或系统的功能和参数指标在电路的物理层设计中实现。
本课程为研讨课，通过指导、研讨与上机实践，掌握AS1C的设计流程和设计技术，内容侧重于晶体管级电路设计和物理层设计。
通过课程学习，使学生能够根据电路的功能和参数指标，完成逻辑网表设计、晶体管级电路设计和版图设计。
二、教学基本内容和要求（-）绪论课程教学内容：电子技术的发展，模拟信号与模拟电路；电子信息系统的组成；模拟电子技术基础课的特点。
课程的重点、难点：重点：如何学习这门课程难点：模拟电子的基本概念和课程的目的。
课程教学要求：掌握：模拟电子系统组成，电子系统分类；理解：模拟和数字的区别和关系；了解：模拟电子系统主要性能指标。
（-）绪论（2学时）具体内容：专用集成电路的设计流程和设计要求。
（二）CMOS数字电路基本单元的设计（2学时）具体内容：CMOS反相器直流、交流特性和设计分析；CMOS传输门特性分析和CMOS版图设计。
1 .基本要求（1）了解反相器物理层设计与反相器直流特性、交流特性的关系和设计考虑。
（2）了解CMe）S传输门的结构和模型分析。
2 .重点、难点重点：CMOS结构与版图的对应关系。
难点：CMOS结构与版图的对应关系。
（三）CMOS组合电路和CMoS基本逻辑电路设计（2学时）具体内容：CMc）S组合逻辑的设计规则；根据逻辑函数进行逻辑简化，画出逻辑图、晶体管级电路图和版图。
集成电路设计基础
集成电路设计基础集成电路设计是现代电子技术中的重要组成部分，它涉及到电路设计、布局、布线、仿真、验证等多个环节。
本文将从集成电路设计的基础知识入手，介绍一些常用的设计方法和流程。
一、集成电路设计的基本概念集成电路是将多个电子元器件集成在一块芯片上的电路。
它的设计过程主要包括逻辑设计和物理设计两个阶段。
逻辑设计是指根据电路的功能要求，使用逻辑门和触发器等基本逻辑单元，设计出满足特定功能的逻辑电路。
物理设计则是将逻辑电路映射到实际的物理布局上，包括芯片的布局、布线和电路的优化等。
二、集成电路设计的方法1. 逻辑设计方法逻辑设计是集成电路设计的第一步，它决定了电路的功能和性能。
常用的逻辑设计方法包括门级逻辑设计、寄存器传输级（RTL）设计和行为级设计等。
门级逻辑设计是指将逻辑电路表示为逻辑门的组合，可以使用与、或、非等基本逻辑门进行逻辑运算。
寄存器传输级设计则是将逻辑电路表示为寄存器和数据传输器的组合，它可以更直观地描述电路的数据流动。
行为级设计是指使用高级语言（如Verilog、VHDL等）描述电路的功能和行为。
2. 物理设计方法物理设计是将逻辑电路映射到实际的物理布局上，其目标是在满足电路功能和性能要求的前提下，尽可能减小电路的面积和功耗。
物理设计的主要步骤包括芯片的布局、布线和电路的优化。
芯片的布局是指将电路的各个逻辑单元按照一定的规则放置在芯片上，以满足电路的连接要求和良好的电路布局。
布线是指将逻辑单元之间的连线完成，使其能够正常传递信号。
布线的目标是尽量减小连线的长度和延迟，提高电路的运行速度。
电路的优化是指对布局和布线进行进一步的优化，以减小芯片的面积和功耗。
常用的优化方法包括逻辑优化、时钟树优化和功耗优化等。
三、集成电路设计的流程集成电路设计的流程一般包括需求分析、逻辑设计、验证、物理设计和后端流程等多个阶段。
需求分析阶段是确定电路的功能和性能要求，以及电路的输入输出特性等。
逻辑设计阶段是根据需求分析的结果，设计出满足功能和性能要求的逻辑电路。
专用集成电路设计基础教程(来新泉 西电版)第5章 模拟集成电路设计技术
2
5.1.1 双极型电流源电路 在集成电路中，偏置电路和晶体管分立元件的偏置方法
不同，也就是说，晶体管分立元件通常采用的偏置电路在集 成电路中是不适用的。为了说明这个问题，我们先看一个例 子。
图5-1是晶体管共射放大电路。Rb1、Rb2是偏置电阻，通 过分压固定基极电位；Re是射极反馈电阻，起着直流反馈和 保证工作点稳定的作用。图5-1也是晶体管分立元件通常采用 的偏置电路，现在来估算一下这种偏置电路中的各个电阻的 阻值。
第5章 模拟集成电路设计技术
5.1 电流源 5.2 差分放大器 5.3 集成运算放大器电路 5.4 比较器 5.5 带隙基准 5.6 振荡器
1
5.1 电 流 源
集成电路设计者的主要工作是设计电路，包括电流的设计。 为了给各电路提供设计所指定的电流，常使用电流镜电路，它 是集成电路的基本电路。其主要用途有：做有源负载；利用其 对电路中的工作点进行偏置，以使电路中的各个晶体管有稳定、 正确的工作点。下面我们来讨论模拟集成电路中各种类型的电 流源电路。
11
其中：ie1为V1的发射极电流，ie2为V2的发射极电流。根据晶体
U BE1
KT q
ln ie1 is1
,U BE 2
KT q
ln ie2 is 2
则
(5-7)
U BE 2
U BE1
KT q
ln ie2is1 ie1is 2
(5-8)
12
其中：is1和is2分别是V1、V2单位面积的反相漏电流。 设V1、V2两个管的发射区面积相同，在工艺上实现的单位
17
在集成电路版图设计时，常把V1、V2两管靠得很近，加上 工艺相同，掺杂浓度相同，因此两个管子单位面积的反相漏电
5.1.1 双极型电流源电路 在集成电路中，偏置电路和晶体管分立元件的偏置方法
不同，也就是说，晶体管分立元件通常采用的偏置电路在集 成电路中是不适用的。为了说明这个问题，我们先看一个例 子。
图5-1是晶体管共射放大电路。Rb1、Rb2是偏置电阻，通 过分压固定基极电位；Re是射极反馈电阻，起着直流反馈和 保证工作点稳定的作用。图5-1也是晶体管分立元件通常采用 的偏置电路，现在来估算一下这种偏置电路中的各个电阻的 阻值。
第5章 模拟集成电路设计技术
5.1 电流源 5.2 差分放大器 5.3 集成运算放大器电路 5.4 比较器 5.5 带隙基准 5.6 振荡器
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5.1 电 流 源
集成电路设计者的主要工作是设计电路，包括电流的设计。 为了给各电路提供设计所指定的电流，常使用电流镜电路，它 是集成电路的基本电路。其主要用途有：做有源负载；利用其 对电路中的工作点进行偏置，以使电路中的各个晶体管有稳定、 正确的工作点。下面我们来讨论模拟集成电路中各种类型的电 流源电路。
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其中：ie1为V1的发射极电流，ie2为V2的发射极电流。根据晶体
U BE1
KT q
ln ie1 is1
,U BE 2
KT q
ln ie2 is 2
则
(5-7)
U BE 2
U BE1
KT q
ln ie2is1 ie1is 2
(5-8)
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其中：is1和is2分别是V1、V2单位面积的反相漏电流。 设V1、V2两个管的发射区面积相同，在工艺上实现的单位
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在集成电路版图设计时，常把V1、V2两管靠得很近，加上 工艺相同，掺杂浓度相同，因此两个管子单位面积的反相漏电
专用集成电路设计基础
4、形成场隔离区
（1）生长一层薄氧化层 （2）淀积一层氮化硅
（3）光刻场隔离区，非隔离区用光刻胶保护
（4）刻蚀氮化硅
（5）场区离子注入
（6）热生长厚的场氧化层（7）去掉氮化硅
5、形成多晶硅栅
（1）生长栅氧化层
（2）淀积多晶硅
（3）光刻多晶硅栅
（4）刻蚀多晶硅栅
（5）淀积氧化层
（6）刻蚀氧化层，形成侧壁氧化层
COMS数字IC中 最基本COMS倒相器的结 构，是在同一硅衬底上 将PMOS和NMOS制作在一 起得到：
源 栅漏
P+ N－Si衬底
源栅漏
N+ P阱
7.逻辑电平
用MOS器件作逻辑开关时，一般希望它们具 有良好的开关特性，开通时具有强的导通能力，关 闭时具有良好的关断能力。
如图2.5a所示，当n沟MOS器件的栅极施加逻 辑电平“1”或VDD，源极接低电平VSS，漏极接后级 单元时，若初始时刻漏极为逻辑“1”电平，N沟晶 体管将对任何连接于漏端的等效电容C放电，放电 后也变成低电平时。由于栅极对于源、漏的电平 VGS和VGD均等于高电平，在栅下面形成一个很厚 的沟道，晶体管具有很大的沟道导通电荷量Q或强 导通能力。这种晶体管始终维持其漏极为逻辑“0” 的状态，我们称该漏极逻辑电平为强“0”。
IDS(sat)=WvmaxCox(VGS-Vtn); VDS>VDS(sat)，式（2－7）
这时，用式（2-6）表示短沟道晶体管V-I特性将会 发生偏离。
例：如果N沟晶体管采用0.5 μm (G5)工艺,当： VDS＝3.0V, VGS=3.0V, Vth=0.65V, Leff=0.5 μm, Tox=100A时，代入式（2－7）可得： IDS(sat)/W=300 μA/μm。 根据电场强度计算饱和速度和渡越时间：
专用集成电路设计基础ASIC4PPT课件
第四章 数字集成电路 设计基础
4.1 MOS开关及CMOS传输门 4.2 CMOS反相器 4.3 全互补CMOS集成门电路 4.4 改进的CMOS逻辑电路 4.5 移位寄存器、锁存器、触发器、I/O单元
4.1 MOS开关及CMOS传输门 4.1.1 单管MOS开关
1. NMOS单管开关
2. PMOS单管开关
PSIDUDD 0
➢ 动态功耗（瞬态功耗）PD
▪ 对负载电容CL充放电的动态功耗PD1—交流开关功耗，
图：Ui为理想方波时的反相器动态功耗 （a）电路 （b）充放电电流电压波形
➢ 动态功耗（瞬态功耗）PD
▪ 一周内CL充放电使管子产生的平均功耗
P D 1T 1 c 0 T 1iD N U D S Nd tT T 1 2iD N U D S Pd t
4.2 CMOS反相器
CMOS反相器相当于非门, 是数字集成 电路中最基本的单元电路。搞清楚CMOS反 相器的特性, 可为一些复杂数字电路的设计 打下基础。
4.2 CMOS反相器 4.2.1 反相器电路
➢ 下图给出了一些反相器的电路：
(a) 电阻反相器
(b) 用增强型NMOS做 负载的E/E反相器
r 阻 dsp很小，电路相当于一个小增益放大器。
4.2.3 CMOS反相器的直流传输特性
➢ 分段讨论：
▪ CD段
当Ui进一步增大，且满足 U OU TH P U iU OU THN
时，两管的栅、漏区进入预夹断状态，同时饱和导通。
N管和P管的电流相等，根据电流方程：
IDN
nCOX
2
W L N
(UGSNUT
HN)2
IDP
pCOX
2
W L
4.1 MOS开关及CMOS传输门 4.2 CMOS反相器 4.3 全互补CMOS集成门电路 4.4 改进的CMOS逻辑电路 4.5 移位寄存器、锁存器、触发器、I/O单元
4.1 MOS开关及CMOS传输门 4.1.1 单管MOS开关
1. NMOS单管开关
2. PMOS单管开关
PSIDUDD 0
➢ 动态功耗（瞬态功耗）PD
▪ 对负载电容CL充放电的动态功耗PD1—交流开关功耗，
图：Ui为理想方波时的反相器动态功耗 （a）电路 （b）充放电电流电压波形
➢ 动态功耗（瞬态功耗）PD
▪ 一周内CL充放电使管子产生的平均功耗
P D 1T 1 c 0 T 1iD N U D S Nd tT T 1 2iD N U D S Pd t
4.2 CMOS反相器
CMOS反相器相当于非门, 是数字集成 电路中最基本的单元电路。搞清楚CMOS反 相器的特性, 可为一些复杂数字电路的设计 打下基础。
4.2 CMOS反相器 4.2.1 反相器电路
➢ 下图给出了一些反相器的电路：
(a) 电阻反相器
(b) 用增强型NMOS做 负载的E/E反相器
r 阻 dsp很小，电路相当于一个小增益放大器。
4.2.3 CMOS反相器的直流传输特性
➢ 分段讨论：
▪ CD段
当Ui进一步增大，且满足 U OU TH P U iU OU THN
时，两管的栅、漏区进入预夹断状态，同时饱和导通。
N管和P管的电流相等，根据电流方程：
IDN
nCOX
2
W L N
(UGSNUT
HN)2
IDP
pCOX
2
W L
专用集成电路设计方法讲义4_逻辑综合共93页
▪
26、要使整个人生都过得舒适、愉快，这是不可能的，因为人类必须具备一种能应付逆境的态度。——卢梭
▪
27、只有把抱怨环境的心情，化为上进的力量，才是成功的保证。——罗曼·罗兰
专用集成电路设计方法讲义4_逻辑综 合
16、自己选择的路、跪着也要把它走 完。 17、一般情况下)不想三年以后的事， 只想现 在的事 。现在 有成就 ，以后 才能更 辉煌。
18、敢于向黑暗宣战的人，心里必须 充满光 明。 19、学习的关键--重复。
20、懦弱的人只会裹足不前，莽撞的 人只能 引为烧 身，只 有真正 勇敢的 人才能 所向披 靡。
▪
28、知之者不如好之者，好9、勇猛、大胆和坚定的决心能够抵得上武器的精良。——达·芬奇
▪
30、意志是一个强壮的盲人，倚靠在明眼的跛子肩上。——叔本华
谢谢！
93
专用集成电路设计教学大纲
《专用集成电路设计》教学大纲课程编号：课程名称：专用集成电路设计英文名称：学时：学分：课程类型：限选课程性质：专业课适用专业：微电子学先修课程：数字集成电路(设计)、模拟集成电路(设集成电路设计与集成系统计)开课学期：开课院系：微电子学院一、课程的教学目标与任务目标：本课程为研讨课，通过指导、研讨与上机实践，掌握的设计流程和设计技术，内容侧重于晶体管级电路设计和物理层设计。
任务：通过课程学习，使学生能够根据电路的功能和参数指标，完成逻辑网表设计、晶体管级电路设计和版图设计。
二、本课程与其它课程的联系和分工本课程以《数字集成电路设计》和《模拟集成电路设计》课程为基础，内容侧重于晶体管级电路设计和物理层设计。
使学生把所学的电子线路、器件物理、工艺制造知识融汇到版图设计中去，最终达到电路或系统的功能和参数指标在电路的物理层设计中实现。
三、课程内容及基本要求（一）绪论（学时）具体内容：专用集成电路的设计流程和设计要求。
（二）数字电路基本单元的设计（学时）具体内容：反相器直流、交流特性和设计分析；传输门特性分析和版图设计。
．基本要求（）了解反相器物理层设计与反相器直流特性、交流特性的关系和设计考虑。
（）了解传输门的结构和模型分析。
．重点、难点重点：结构与版图的对应关系。
难点：结构与版图的对应关系。
（三）组合电路和基本逻辑电路设计（学时）具体内容：组合逻辑的设计规则；根据逻辑函数进行逻辑简化，画出逻辑图、晶体管级电路图和版图。
1．基本要求（）根据逻辑函数进行逻辑简化（）画出逻辑图、晶体管级电路图和版图。
．重点、难点重点：组合电路的晶体管级电路图和版图设计。
难点：组合电路的晶体管级电路图和版图设计。
（四）开关逻辑电路、基本逻辑部件设计（学时）具体内容：用传输门构成多路复合器（）、多路分离器（）、各种门电路、通用功能模块和各种触发器；四位并行逐次进位加法器和四位并行超前进位加法器的电路设计和版图设计。
．基本要求了解开关逻辑电路、基本逻辑部件的设计。
专用集成电路设计实践(来新泉)-第1章
根据集成电路中有源器件的结构类型和工艺技术,可以将 集成电路分为三类,即双极、MOS和双极—MOS混合型(即 BiCMOS)集成电路。
第1章 绪 论 1.双极集成电路 这种结构的集成电路是半导体集成电路中最早出现的电路 形式,1958年制造出的世界上第一块集成电路就是双极集成电 路。这种电路采用的有源器件是双极晶体管,这正是双极集成 电路得名的原因。而双极晶体管则由于它的工作机制依赖于电 子和空穴两种类型的载流子而得名。在双极集成电路中,又可 以根据双极晶体管类型的不同而将它细分为NPN和PNP型双极 集成电路。 双极集成电路的特点是速度高、驱动能力强,缺点是功耗 较大、集成度相对较低。
第1章 绪 论 集成电路与由分立元器件组成的电路相比较,有体积小、 重量轻、功耗低、速度快、可靠性高和成本低等优点,即性能/ 价格比高,因而引起学术界和工业界的极大兴趣和关注。从此, 集成电路技术逐步形成新兴工业技术,成为整个电子工业技术 的重要组成部分。微电子技术作为现代高技术的重要支柱,经 历了若干发展阶段。20世纪50年代末发展起来的小规模集成 电路(SSI),集成度为100个元器件;60年代发展了中规模集成 电路(MSI),集成度为1000个元器件;70年代又发展了大规模集 成电路(LSI),集成度大于1000个元器件;紧接着70年代末进一 步发展了超大规模集成电路(VLSI),集成度在105个元器件以 上;80年代更进一步发展了特大规模集成电路(ULSI),集成度 又比VLSI提高了2个数量级,达到107个元器件以上。随着集成 电路集成度的提高,版图设计的线宽不断减小。1985年,1兆位 特大规模集成电路的集成度达到200万个元器件,要求线宽为 1μm;1992年,16兆位的芯片,集成度达到3200万个元器件,线
第1章 绪 论 2.从锗到硅 晶体管发展初期是利用锗单晶材料进行研制的。实验发现, 用锗单晶制作的晶体管漏电流大,工作电压低,表面性能不稳定, 且随着温度的升高其性能会下降,可靠性和寿命不佳。科学的 道路是没有尽头的,科学家通过大量的实验分析,发现半导体硅 比锗有更多的优点。在锗晶体管中所表现出来的缺点,利用硅 单晶材料将会产生不同程度的改进,即硅晶体管的性能有大的 提高。特别是硅表面可以形成稳定性好、结构致密、电学性能 好的二氧化硅保护层。这不仅使硅晶体管比锗晶体管更加稳定, 性能更加好,而且更重要的是在技术上大大前进了一步,发明了 晶体管平面工艺,为20世纪50年代末集成电路的问世奠定了可 靠的基础。这是微电子技术的第二次重大技术突破。
第1章 绪 论 1.双极集成电路 这种结构的集成电路是半导体集成电路中最早出现的电路 形式,1958年制造出的世界上第一块集成电路就是双极集成电 路。这种电路采用的有源器件是双极晶体管,这正是双极集成 电路得名的原因。而双极晶体管则由于它的工作机制依赖于电 子和空穴两种类型的载流子而得名。在双极集成电路中,又可 以根据双极晶体管类型的不同而将它细分为NPN和PNP型双极 集成电路。 双极集成电路的特点是速度高、驱动能力强,缺点是功耗 较大、集成度相对较低。
第1章 绪 论 集成电路与由分立元器件组成的电路相比较,有体积小、 重量轻、功耗低、速度快、可靠性高和成本低等优点,即性能/ 价格比高,因而引起学术界和工业界的极大兴趣和关注。从此, 集成电路技术逐步形成新兴工业技术,成为整个电子工业技术 的重要组成部分。微电子技术作为现代高技术的重要支柱,经 历了若干发展阶段。20世纪50年代末发展起来的小规模集成 电路(SSI),集成度为100个元器件;60年代发展了中规模集成 电路(MSI),集成度为1000个元器件;70年代又发展了大规模集 成电路(LSI),集成度大于1000个元器件;紧接着70年代末进一 步发展了超大规模集成电路(VLSI),集成度在105个元器件以 上;80年代更进一步发展了特大规模集成电路(ULSI),集成度 又比VLSI提高了2个数量级,达到107个元器件以上。随着集成 电路集成度的提高,版图设计的线宽不断减小。1985年,1兆位 特大规模集成电路的集成度达到200万个元器件,要求线宽为 1μm;1992年,16兆位的芯片,集成度达到3200万个元器件,线
第1章 绪 论 2.从锗到硅 晶体管发展初期是利用锗单晶材料进行研制的。实验发现, 用锗单晶制作的晶体管漏电流大,工作电压低,表面性能不稳定, 且随着温度的升高其性能会下降,可靠性和寿命不佳。科学的 道路是没有尽头的,科学家通过大量的实验分析,发现半导体硅 比锗有更多的优点。在锗晶体管中所表现出来的缺点,利用硅 单晶材料将会产生不同程度的改进,即硅晶体管的性能有大的 提高。特别是硅表面可以形成稳定性好、结构致密、电学性能 好的二氧化硅保护层。这不仅使硅晶体管比锗晶体管更加稳定, 性能更加好,而且更重要的是在技术上大大前进了一步,发明了 晶体管平面工艺,为20世纪50年代末集成电路的问世奠定了可 靠的基础。这是微电子技术的第二次重大技术突破。
专用集成电路设计技术基础
国外电子与通信教材系列
专用集成电路设计技术基础
【美】Micheal john sebastian smith 著 虞惠华 汤庭鳌等译 电子工业出版社
课程讲授者: 课程讲授者: 沈相国, 沈相国,霍明旭 信电系微电子教研室 联系电话: 联系电话:87951705 E-mail: shenxg@ - huomx@ 授课主要对象:信电系02级本科生 授课主要对象:信电系 级本科生
第一次课2005年5月11日下午 紫金港西 -312教室 年 月 日下午 紫金港西2- 教室 第一次课
第一章 ASIC概述 概述
1.1 绪论: 绪论: 专用集成电路ASIC ASIC( 专用集成电路 ASIC ( Application Specific Circuits) 技术是在集成电路发展的 Integrated Circuits ) 技术是 在集成电路发展的 基础上,结合电路和系统的设计方法,利用 ICCAD/EAD/ESDA等计算机辅助技术和设计工具 等计算机辅助技术和设计工具, ICCAD/EAD/ESDA 等计算机辅助技术和设计工具 , 发展而来的一种把实用用电路或电路系统集成化 的设计方法. 的设计方法. 定义: 定义:将某种特定应用电路或电路系统用集成 电路的设计方法制造到一片半导体芯片上的技术 称为ASIC技术. ASIC技术 称为ASIC技术. 特点:体积小,成本低,性能优,可靠性高, 特点 :体积小 ,成本低 ,性能优 ,可靠性高, 保密性强,产品综合性能和竞争力好. 保密性强,产品综合性能和竞争力好.
1-3 >40
< 1 >15
0.3-0.5 .12-0.18 1010-15
0.5-1.2 0.2-0.5 0.1-0.2 4-5 6 8 12
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专用集成电路设计技术基础
【美】Micheal john sebastian smith 著 虞惠华 汤庭鳌等译 电子工业出版社
课程讲授者: 课程讲授者: 沈相国, 沈相国,霍明旭 信电系微电子教研室 联系电话: 联系电话:87951705 E-mail: shenxg@ - huomx@ 授课主要对象:信电系02级本科生 授课主要对象:信电系 级本科生
第一次课2005年5月11日下午 紫金港西 -312教室 年 月 日下午 紫金港西2- 教室 第一次课
第一章 ASIC概述 概述
1.1 绪论: 绪论: 专用集成电路ASIC ASIC( 专用集成电路 ASIC ( Application Specific Circuits) 技术是在集成电路发展的 Integrated Circuits ) 技术是 在集成电路发展的 基础上,结合电路和系统的设计方法,利用 ICCAD/EAD/ESDA等计算机辅助技术和设计工具 等计算机辅助技术和设计工具, ICCAD/EAD/ESDA 等计算机辅助技术和设计工具 , 发展而来的一种把实用用电路或电路系统集成化 的设计方法. 的设计方法. 定义: 定义:将某种特定应用电路或电路系统用集成 电路的设计方法制造到一片半导体芯片上的技术 称为ASIC技术. ASIC技术 称为ASIC技术. 特点:体积小,成本低,性能优,可靠性高, 特点 :体积小 ,成本低 ,性能优 ,可靠性高, 保密性强,产品综合性能和竞争力好. 保密性强,产品综合性能和竞争力好.
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专用集成电路设计方法讲义4_逻辑综合
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连接库 (Link library)
连接库：可以是同target libaray一样的单元库，也可 以是已经综合到门级的底层模块的设计。
作用如下：自底向上 (bottom-up)的综合过程中，上一层的 设计调用底层已经综合的模块时，将从link_library中寻找并 连接起来。
link_library定义为：标准单元的db格式的库文件， pad的db格式的库文件，再加上RAM、ROM等宏模 块的库文件等。
将覆盖前面读取的setup文件
.
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工艺库
工艺库：生产线所提供的全部标准器件模型
由于不同生产线的加工环境不同，各种标准器件（如与非门、 或非门等）的工业参数会有差异，因此，每个生产线都必须 向市场提供自己的库。换句话说，设计单位准备在哪条生产 线上投片就必须使用该生产线的库进行综合。不同工艺线的 工艺技术是不同的，如0.25微米技术和0.13微米技术，因此 即使同一个工厂的不同工艺线使用的工艺库也是完全不同的。
# specify directory for intermediate files from analyze define_design_lib DEFAULT -path ./analyzed
.
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内容
逻辑综合概述 综合环境的设置 DC综合流程简介 时序分析基础 逻辑综合中的时序约束设计 DC的使用方式
综合环境包括 工艺、电压和 温度范围，必 需的驱动强度， 驱动类型等， 见右图
.
23
设置工作条件 (1)
命令：set_operating_conditions 综合库包括最差、典型和最好三种条件。 在综合阶段使用最差条件，以最大建立时间 (setup time)来优化设
微电子第四章 集成电路设计ppt课件
4.1.2电阻器
从阻(4.值2)提式高可，句这，就假是设用，沟x j 道越电小阻，(可夹以层使电方阻块)制电造阻大的
胆值的电阻器的根本思想。沟道电阻是利用两层 分散层之间的沟道来构成电阻器。图4.5为基区沟 道电阻与外延层沟道电阻器的制造原理与平面幅 员构造。
4.1.2电阻器
从图中可知，沟道电阻的大小不仅依赖于 本分散层的电阻率，而且还依赖于两层分 散层之间的深度。由于分散结深难以准确 控制，故沟道电阻的阻值也不易准确控制。 因此在选用电阻类型时，一定要留意电阻 对电路特性的敏感程度。精度要求高的电 阻不能用沟道电阻来实现。表4.1为常用的 几种分散方块电阻和沟道方块电阻的大小、 制造精度及温度系数。表中 106 /C 表示温度 每升高一度时引起电阻值有百万分之一的 变化。
大值时后，I，W max就小可；根R据小电时路，中IW电max
W max
阻的任务电流来确定电阻条的最小宽度W
WR min
I IW max
R
m
i
n
表4.2给出了不同 R 所对应的 IW max 值。该当指
出，在数字集成电路中，由于是脉冲任务，
因此表4.2中给出的单位电阻条宽的最大任
务电流尚有较大的余量。
4.1.3 集成电路中的电阻模型
由于集成电路中的电阻是由各分散层构成的，所以除了电阻 本身的特性之外，还有一些反偏的PN结特性．这样会带 来附加的电阻和电容，这些参数称为寄生参数。例如一个 根本分散电阻可以等效为图4.6的总体模型。图中的N端接 电路的最高电位，其目的是防止电阻器的PN结正偏因此 导致电阻器失效，s是衬底。由于基区PN结总是反偏 的．那么可将图(a)等效为图 (b)这样的三个反偏二极管构 造，从而又得到图(c)的等效模型。图(c)是一个分布参数 等效为集中参数的等效模型。
第4章 数字集成电路第3版
第4章数字集成电路4.1 逻辑代数运算规则4.2 逻辑函数的表示与化简4.3 集成门电路4.4 组合逻辑电路4.5 集成触发器4.6 时序逻辑电路4.7 存储器*4.8 可编程逻辑器件(PLD)*4.9 应用举例电子信号概述模拟信号数字信号模拟信号:在时间和数值上都连续变化的信号数字信号:在时间和数值上都离散的信号概述集成电路是60年代初期发展起来的一种新型半导体器件。
它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成一定功能的电路所需的半导体管、电阻、电容等元件及它们之间的连接导线全部集成在一小片硅片上，然后封装在一个管壳内的电子器件。
其封装外形有圆壳形、扁平形或直插式等多种。
集成电路概述模拟集成电路数字集成电路4.1 逻辑代数运算规则逻辑代数又称布尔代数，是研究逻辑关系的一种数学工具，被广泛应用与数字电路的分析与设计。
逻辑代数表示的是逻辑关系，它的变量取值只有1和0，表示两个相反的逻辑关系。
逻辑代数有三种基本的逻辑运算：与运算、或运算和非运算，其他的各种逻辑运算都可以由这三种基本运算组成4.1 逻辑代数运算规则自等律A+0=A , A •1=A 0-1律A•0=0，A+1=1互补律A+A=1 , A A=0重叠律A+A=A ，A A=A交换律：A+B=B+A ,AB=BA4.1 逻辑代数运算规则还原律A=A结合律：A+(B+C)=(A+B)+C（AB)C=A(BC)分配律：A(B+C)=AB+AC，A+BC=(A+B)(A+C)吸收定律：A+AB=A，A（A+B）=A,A+AB=A+B 反演律：ABC=A+B+CA+B+C=A B C4.1 逻辑代数运算规则逻辑代数运算规则的证明方法一：用逻辑状态表加以证明，即等号两边表达式的逻辑状态表完全相等，等式成立。
方法二：利用已有的公式证明。
如:(A+B）（A+C）=AA+AC+BA+BC=A+AC+AB+BC =A(1+C+B）+BC=A+BC4.2 逻辑函数的表示与化简4.2.1 逻辑函数的表示方法4.2.2 逻辑函数的代数化简法概述当一组输出变量（因变量）与一组输入变量（自变量）之间的函数关系是一种逻辑关系时，称为逻辑函数。
专用集成电路设计技术基础
专用集成电路设计技术基础专用集成电路（ASIC）是针对特定应用而进行设计和制造的集成电路。
相比于通用集成电路（如微处理器），ASIC具有更高的性能和更低的功耗，因为它们是为特定任务而优化的。
ASIC设计技术是实现ASIC设计的基础，下面将对ASIC设计技术进行详细介绍。
首先，ASIC设计技术包括逻辑设计、物理设计和验证。
逻辑设计是指使用硬件描述语言（HDL）来描述和开发电路的功能和结构。
常用的HDL语言包括VHDL和Verilog。
逻辑设计的目标是将电路的功能需求转化为电路逻辑网表，确定电路中的逻辑门和连接关系。
物理设计是指将逻辑网表转化为几何结构，并满足芯片的物理要求。
物理设计主要包括平面布局、布线和时钟树设计等。
在平面布局中，将电路拆分为多个模块，并确定模块的相对位置和尺寸。
布线则是在给定的布局下，将逻辑网表中的每个逻辑门用连线连接起来。
时钟树设计则是为电路提供稳定的时钟信号。
验证是ASIC设计中的重要环节，确保设计的正确性和可靠性。
验证包括功能仿真、时序仿真和物理验证等。
功能仿真通过对设计的HDL代码进行仿真，验证电路的功能是否满足需求。
时序仿真则用于验证电路的时序要求，以确保电路在不同的时钟周期下都能正常工作。
物理验证则是验证布局和布线是否满足芯片的物理限制，如阻塞和电感等。
ASIC设计技术还包括工艺和库文件的选择。
工艺选择是指选择适合设计的制造工艺，不同工艺有不同的特点和限制，如最小门宽度和存储单元的尺寸等。
库文件则是包含各种逻辑门和宏单元（如存储器和时钟）的库，用于逻辑设计和物理设计中的元件选择。
ASIC设计技术还包括电源和时钟设计、嵌入式系统设计和封装技术等。
电源和时钟设计是为电路提供稳定的电源和时钟信号，以确保电路的正常工作。
嵌入式系统设计是将ASIC与外部设备和系统集成，使之成为一个完整的系统。
封装技术是将ASIC芯片封装成一个封装器件，以便于安装和使用。
总之，ASIC设计技术是实现ASIC设计的基础。
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图4-3 PFET的传输特性
10
通过以上分析，我们可以得到以下结论： NFET传送强逻辑0电平、弱逻辑1电平； PFET传送强逻辑1电平、弱逻辑0电平。 设计互补MOS(CMOS)电路就是为了解决传送电平的问题。 设计的基本规则为： 使用PFET传送逻辑1电压UDD； 使用NFET传送逻辑0电压USS=0 V。 以上这些使我们能够构建一个可传送理想逻辑电压0 V和 UDD到输出端的电路。
4
图4-1 NFET和PFET的符号
5
NFET的工作特性如图4-2所示。栅极上的外加电压UDD 保证了NFET导通，其作用如同一个闭合的开关。图4-2(a)中， 器件左端加上了一个逻辑电平0，电压UX=0 V，正如期望的 那样，输出电压UY=0 V。当增加输入电压时，该电压值也 会被传送到输出端。但是，如图4-2(b)所示，当加上一个理 想的逻辑1，即输入电压UX=UDD时，问题就发生了。
11
4.1.2 CMOS传输门 在CMOS电路中, 传输门被作为一种基本的开关或逻辑单
元，由多个逻辑单元的组合来实现基本的开关电路并进而扩 展出更多的逻辑功能。图4-4示出CMOS传输门的结构及其常 用的符号。通过此单元的导通通路是由一互补的控制信号对
(C , C ) 来控制的。当C=1, C 0 时，两管同时导通，输入
信号送至输出端(即输出信号等于输入信号)；而当C=0， C 1 时，两管皆不导通(形成高阻态), 将逻辑流切断(即输
入的变化对输出没有影响)。为此可将传输门当作一个电压控 制或逻辑控制的开关。
12
由图4-4可看出，CMOS传输门与CMOS反相器一样，都是 由一个PMOS管和一个NMOS管相并联组成的，但它们的连接 方式却完全不同。为了加深对CMOS传输门电特性的了解，可 先研究各个MOSFET 开关管的性能，然后再将其构成并联电 路。之所以将两MOSFET管称为开关管是因为流过它的电流是 双向的，具体的流向由具体情况来确定。CMOS反相器中 PMOS管的源极必须接UDD，漏极与NMOS管的漏极连在一起 接输出端，而NMOS管的源极必须接到地。也就是说，CMOS 反相器中两管的源、漏极是固定不变的。但对传输门则不然， 其漏、源极可以互换而不固定。
t uo(t)UD[D1e
]GCo为时间常数。同样，传输逻辑“0”时应对应于 输出电容Co上的电荷通过RTG放电，因此放电电压的变化可表
7
图4-2 NFET的传输特性
8
PFET具有与NFET相反的传输特性。为了考察PFET特性， 将它的栅极接地。图4-3 为对应两种输入值时的电路。在图43(a)中，UX=UDD，相当于输入逻辑1的情况，此时输出电压 UY=UDD，这是理想的逻辑1电平, 因此，PFET能够传送“强” 逻辑1。但当UX=0 V时，如图4-3(b)所示, 可传送的电压只能下 降到最小值UY=|UTP|，这也是阈值损失的结果, 即为了保持PF ET导通，栅—源电压的最小值必须为USGP=|UTP|。由于栅电压 为0 V，因此栅—源电压要升高到|UTP|，从而影响了输出, 故 PFET只能传送一个“弱”逻辑0。总之，PFET传送的电压范围 为［|UTP|, UDD］，但不能低于|UTP|。
17
CMOS传输门的最简单模型是由电阻器和开关组成的，如 图4-5所示。
18
图4-5 CMOS传输门的最简单模型
19
逻辑传输由信号 (C , C ) 控制，当C=1, C 0 时通路接 通，进行数据传输；而当C=0， C 1 时，通路阻断，数据传 输切断。图4-5(b)模型中的电阻RTG为传输门导通时的等效电阻。 当传输逻辑“1”时，便等效于通过此电阻对输出电容Co进行充
13
图4-4 CMOS传输门的结构及其常用的符号
14
正是由于CMOS传输门是由一个PMOS管和一个NMOS管 相并联而成的，因此它可以成功地实现互补的传输关系，即当 传输高电平时，虽然NMOS开关管传输弱逻辑“1”，但PMOS 开关管却传输强逻辑“1”；而传输低电平时，虽然PMOS开关 管传输弱逻辑“0”，但NMOS开关管却能传输强逻辑“0”。由 于二者互补，故CMOS传输门可传输的电压范围为0~UDD，从 而消除了仅当采用一个MOS管作开关管时所存在的一个阈值 电压逻辑摆幅损失的问题。
6
这时，输出电压UY=uo=UDD-UTH，这称为阈值电压损失。 它起因于为保持器件的导通状态，栅—源电压必须具有的最 小电压值UGSN=UTN，如图4-2(b)所示，根据基尔霍夫电压定律， 这要从电压UDD中减去。鉴于输出电压UY小于理想的逻辑1值 UDD，称NFET只能导通一个“弱”逻辑1。同理，鉴于它能毫 无问题地产生一个输出电压UY=0 V，称它可传送一个“强” 逻辑0。总之，NFET可传送［0, UDD-UTH］范围内的电压，但 不能超过UDD。
15
下面我们对CMOS传输门作简要分析。如图4-4所示，当 C=1， C 0 时，传输门像一个闭合的双向开关，若ui=UDD， 则输出电容将通过传输门充电至UDD；反之，当输入ui =0 时， 输出电容将通过传输门放电至0电压状态。表4-1总结了单管开 关和CMOS传输门的电压传输特性。
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表4-1 单管开关和CMOS传输门的电压传输特性
第4章 数字集成电路设计技术
4.1 MOS开关及CMOS传输门 4.2 CMOS反相器 4.3 CMOS组合逻辑 4.4 触发器 4.5 存储器
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互补MOS(CMOS)采用两种类型的MOSFET构建逻辑电路。 一种称为N沟道MOSFET(或简称为NFET), 它以带负电荷的电 子作为电流。NFET的电路符号如图4-1(a)所示。栅极是器件的 控制电极。加在栅极上的电压决定了在漏端和源端之间的电流。 另一种晶体管称为P沟道MOSFET(或简称PFET)，它以正电荷 为电流，其电路符号如图4-1(b)所示。像NFET一样，加在 PFET栅极上的电压决定了在源端和漏端之间的电流。
图4-3 PFET的传输特性
10
通过以上分析，我们可以得到以下结论： NFET传送强逻辑0电平、弱逻辑1电平； PFET传送强逻辑1电平、弱逻辑0电平。 设计互补MOS(CMOS)电路就是为了解决传送电平的问题。 设计的基本规则为： 使用PFET传送逻辑1电压UDD； 使用NFET传送逻辑0电压USS=0 V。 以上这些使我们能够构建一个可传送理想逻辑电压0 V和 UDD到输出端的电路。
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图4-1 NFET和PFET的符号
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NFET的工作特性如图4-2所示。栅极上的外加电压UDD 保证了NFET导通，其作用如同一个闭合的开关。图4-2(a)中， 器件左端加上了一个逻辑电平0，电压UX=0 V，正如期望的 那样，输出电压UY=0 V。当增加输入电压时，该电压值也 会被传送到输出端。但是，如图4-2(b)所示，当加上一个理 想的逻辑1，即输入电压UX=UDD时，问题就发生了。
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4.1.2 CMOS传输门 在CMOS电路中, 传输门被作为一种基本的开关或逻辑单
元，由多个逻辑单元的组合来实现基本的开关电路并进而扩 展出更多的逻辑功能。图4-4示出CMOS传输门的结构及其常 用的符号。通过此单元的导通通路是由一互补的控制信号对
(C , C ) 来控制的。当C=1, C 0 时，两管同时导通，输入
信号送至输出端(即输出信号等于输入信号)；而当C=0， C 1 时，两管皆不导通(形成高阻态), 将逻辑流切断(即输
入的变化对输出没有影响)。为此可将传输门当作一个电压控 制或逻辑控制的开关。
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由图4-4可看出，CMOS传输门与CMOS反相器一样，都是 由一个PMOS管和一个NMOS管相并联组成的，但它们的连接 方式却完全不同。为了加深对CMOS传输门电特性的了解，可 先研究各个MOSFET 开关管的性能，然后再将其构成并联电 路。之所以将两MOSFET管称为开关管是因为流过它的电流是 双向的，具体的流向由具体情况来确定。CMOS反相器中 PMOS管的源极必须接UDD，漏极与NMOS管的漏极连在一起 接输出端，而NMOS管的源极必须接到地。也就是说，CMOS 反相器中两管的源、漏极是固定不变的。但对传输门则不然， 其漏、源极可以互换而不固定。
t uo(t)UD[D1e
]GCo为时间常数。同样，传输逻辑“0”时应对应于 输出电容Co上的电荷通过RTG放电，因此放电电压的变化可表
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图4-2 NFET的传输特性
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PFET具有与NFET相反的传输特性。为了考察PFET特性， 将它的栅极接地。图4-3 为对应两种输入值时的电路。在图43(a)中，UX=UDD，相当于输入逻辑1的情况，此时输出电压 UY=UDD，这是理想的逻辑1电平, 因此，PFET能够传送“强” 逻辑1。但当UX=0 V时，如图4-3(b)所示, 可传送的电压只能下 降到最小值UY=|UTP|，这也是阈值损失的结果, 即为了保持PF ET导通，栅—源电压的最小值必须为USGP=|UTP|。由于栅电压 为0 V，因此栅—源电压要升高到|UTP|，从而影响了输出, 故 PFET只能传送一个“弱”逻辑0。总之，PFET传送的电压范围 为［|UTP|, UDD］，但不能低于|UTP|。
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CMOS传输门的最简单模型是由电阻器和开关组成的，如 图4-5所示。
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图4-5 CMOS传输门的最简单模型
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逻辑传输由信号 (C , C ) 控制，当C=1, C 0 时通路接 通，进行数据传输；而当C=0， C 1 时，通路阻断，数据传 输切断。图4-5(b)模型中的电阻RTG为传输门导通时的等效电阻。 当传输逻辑“1”时，便等效于通过此电阻对输出电容Co进行充
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图4-4 CMOS传输门的结构及其常用的符号
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正是由于CMOS传输门是由一个PMOS管和一个NMOS管 相并联而成的，因此它可以成功地实现互补的传输关系，即当 传输高电平时，虽然NMOS开关管传输弱逻辑“1”，但PMOS 开关管却传输强逻辑“1”；而传输低电平时，虽然PMOS开关 管传输弱逻辑“0”，但NMOS开关管却能传输强逻辑“0”。由 于二者互补，故CMOS传输门可传输的电压范围为0~UDD，从 而消除了仅当采用一个MOS管作开关管时所存在的一个阈值 电压逻辑摆幅损失的问题。
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这时，输出电压UY=uo=UDD-UTH，这称为阈值电压损失。 它起因于为保持器件的导通状态，栅—源电压必须具有的最 小电压值UGSN=UTN，如图4-2(b)所示，根据基尔霍夫电压定律， 这要从电压UDD中减去。鉴于输出电压UY小于理想的逻辑1值 UDD，称NFET只能导通一个“弱”逻辑1。同理，鉴于它能毫 无问题地产生一个输出电压UY=0 V，称它可传送一个“强” 逻辑0。总之，NFET可传送［0, UDD-UTH］范围内的电压，但 不能超过UDD。
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下面我们对CMOS传输门作简要分析。如图4-4所示，当 C=1， C 0 时，传输门像一个闭合的双向开关，若ui=UDD， 则输出电容将通过传输门充电至UDD；反之，当输入ui =0 时， 输出电容将通过传输门放电至0电压状态。表4-1总结了单管开 关和CMOS传输门的电压传输特性。
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表4-1 单管开关和CMOS传输门的电压传输特性
第4章 数字集成电路设计技术
4.1 MOS开关及CMOS传输门 4.2 CMOS反相器 4.3 CMOS组合逻辑 4.4 触发器 4.5 存储器
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互补MOS(CMOS)采用两种类型的MOSFET构建逻辑电路。 一种称为N沟道MOSFET(或简称为NFET), 它以带负电荷的电 子作为电流。NFET的电路符号如图4-1(a)所示。栅极是器件的 控制电极。加在栅极上的电压决定了在漏端和源端之间的电流。 另一种晶体管称为P沟道MOSFET(或简称PFET)，它以正电荷 为电流，其电路符号如图4-1(b)所示。像NFET一样，加在 PFET栅极上的电压决定了在源端和漏端之间的电流。