7 译码器

实验三：四—七译码器实验报告实验日期：2014.4.15 学生姓名：陆小辉（学号：1228402025）指导老师：黄秋萍译码器是数字系统中常用的组合逻辑电路。

译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高低电平信号或另外一种代码。

译码是编码的反操作。

常用的译码器有二进制译码器、二—十进制译码器和显示译码器。

本实验做的四—七译码器实际上就是一种显示译码器。

一、设计要求：设计四—七译码器，完成相应的显示译码功能。

在输入为10—15时显示结果不作要求。

二、设计代码如下：module decled4_7 (w,a,b,c,d,e,f,g);output a,b,c,d,e,f,g;reg a,b,c,d,e,f,g;always @(w)case (w)4'b0000:{g,f,e,d,c,b,a}=8'b0111111;4'b0001:{g,f,e,d,c,b,a}=8'b0000110;4'b0010:{g,f,e,d,c,b,a}=8'b1011011;4'b0011:{g,f,e,d,c,b,a}=8'b1001111;4'b0100:{g,f,e,d,c,b,a}=8'b1100110;4'b0101:{g,f,e,d,c,b,a}=8'b1101101;4'b0110:{g,f,e,d,c,b,a}=8'b1111101;4'b0111:{g,f,e,d,c,b,a}=8'b0000111;4'b1000:{g,f,e,d,c,b,a}=8'b1111111;4'b1001:{g,f,e,d,c,b,a}=8'b1101111;default:{g,f,e,d,c,b,a}=8'b1000000;endcaseendmodule四、仿真波形如下：。

7段数码显示译码器设计
设计一个7段数码显示译码器，主要功能是将4位二进制编码转换为用7段LED显示的十进制数。

具体设计过程如下：
1.确定电路的输入和输出：输入为4位二进制编码，输出为7段LED 显示的十进制数。

2.确定译码器类型：由于需要将二进制编码转换为十进制数，可以选用BCD-7段译码器或者十进制译码器作为基本器件。

3.确定电路原理图：根据所选的译码器类型，画出电路原理图。

在原理图中，需要连接一个4位二进制编码器到译码器的输入端，同时将译码器的输出连接到7段LED显示器的相应段。

4.电路连接和布线：将译码器和7段LED显示器连接到电源和接地线上，并将4位二进制编码器的输出连接到译码器的输入端。

5.电源和接地线：将电源和接地线正确连接到电路中，确保电路能够正确工作。

6.电路调试和测试：通过输入不同的4位二进制编码来测试电路的译码功能，确保译码器能够正确地将二进制编码转换为十进制数，并且在7段LED显示器上显示。

7.电路性能优化和改进：根据测试结果，对电路进行进一步的优化和改进。

可以考虑是否需要增加输入的保护电路，或者改进电源和接地线的布线方式来提高电路的性能。

总结：
以上是设计一个7段数码显示译码器的基本步骤，通过选择合适的译码器类型，正确连接电路和调试测试，可以实现4位二进制编码到十进制数的转换，并在7段LED显示器上显示。

在设计过程中，需要注意电路连接的正确性和稳定性，以及对电路的性能进行优化和改进。

表 3-2 CD 4511 的真值表
8421 BCD 码对应的显示见下图
：
选用共阴极数码管，对于 CD4511 ，它与数码管的基本连接方式如下图 ：
J=
=（C+B）D+BI
如不考虑消隐 BI 项，便得 J=（B+C）D 据上式，当输入 BCD 代码从 1010---1111 时，J 端都为“1”电平，从而使显示器中
的字形消隐。
输出 输入 LE BI LI D C B A a b c d e f g 显示 X X 0 XXXX1111111 8 X 0 1 X X XX 0 0 0 0 0 0 0 消隐 0 1 1 0 0 0 0 1111110 0 0 1 1 0 0 0 1 0110000 1 0 1 1 0 0 1 0 1101101 2 0 1 1 0 0 1 1 1111001 3 0 1 1 0 1 0 0 0110011 4 0 1 1 0 1 0 1 1011011 5 0 1 1 0 1 1 0 0011111 6 0 1 1 0 1 1 1 1110000 7 0 1 1 1 0 0 0 1111111 8 0 1 1 1 0 0 1 1110011 9 0 1 1 1 0 1 0 0 0 0 0 0 0 0 消隐 0 1 1 1 0 1 1 0 0 0 0 0 0 0 消隐 0 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐 0 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐 0 1 1 1 1 1 0 0 0 0 0 0 0 0 消隐 0 1 1 1 1 1 1 0 0 0 0 0 0 消隐 1 1 1 X X XX 锁 存 锁存
a、b、c、d、e、f、g：为译码输出端，输出为高电平 1 有效。 CD4511 的内部有上拉电阻，在输入端与数码管笔段端接上限流电阻就可

tPHL 传输延迟时间 A tPLH 传输延迟时间 A tPHL 传输延迟时间 tPLH 传输延迟时间
CL=15pF RL=4KΩ CL=15pF RL=6KΩ
最小
参数值 典型
最大 100 100 100 100
单位
ns ns ns ns
天水天光半导体有限责任公司（八七一厂） 2005.1 版
件）。
4、当灭灯输入/动态灭灯输出（
）开路或保持在电平，而试灯输入( )为低
电平时，则所有各段的输出都为低电平。
*
是线与逻辑，用作灭灯输入（ ）或动态灭灯输出（ ）之用，或兼作
两者之用。
天水天光半导体有限责任公司（八七一厂） 2005.1 版
54LS248/74LS248
LSTTL 型 BCD—七段译码器/驱动器
输
HH H× H× H× H× H× H× H× H× H× H× H× H× H× H× H× ××
入 D C BA LLLL L L LH LLHL L LHH LHLL LHLH LHHL LHHH HLLL H L LH HLHL H L HH HHL L HHLH HHHL HHHH非门和一个驱动器成对连接，以产生可用的
BCD 数据及其补码至 7 个与或非译码门。剩下的与非门和 3 个输入缓冲器作为
试灯输入( )端、灭灯输入/动态灭灯输出(
)端及动态灭灯输入( )端。
该电路接受 4 位二进制编码—十进制数（BCD）输入，并根据辅助输入的状
态，将这些数据译成驱动其它元件的码。
Vcc=最大 (除
VI=2.7V )
20
IIL
输入低电平电流 Vcc=最大 VI=0.4V 其它输入
-1.2 -0.4