下载文档原格式
简易数字信号传输性能分析仪E题：简易数字信号传输性能分析仪摘要本系统是由DSP技术以及CPLD的硬件编程技术实现的简易数字信号传输性能分析仪，主要包括信号产生电路、低通滤波电路、噪声叠加电路、数字信号解码以及眼图显示四部分。
信号发生器采用Verilog HDL将模拟硬件电路逻辑综合在CPLD芯片中，简化了电路的设计。
在FilterPro仿真软件指导下，通过调整原件参数，使用运放设计有源低通滤波器，使得设计达到要求。
加法电路通过运放将信号和噪声叠加。
使用DSP对信号进行ADC连续采样再通过过零比较捕捉到信号中的跳变沿，分析沿的间距和周期规律就可确定时钟信号的频率，即用PWM将同步信号提取并输出。
再通过编程得出信号的同步时钟频率，依此得出相应的眼图幅度。
通过电路组装、程序编写与调试、采集实验数据与分析等设计环节，顺利完成了题目的基本和发挥部分的要求，并在数字信号发生、动态程序及算法优化设计方面有一定的创新。
关键词：曼彻斯特编码、CPLD、低通滤波、DSP、眼图AbstractThis system is designed based on DSP and CPLD hardware programming technology to realize a simple digital signal transmission performance analyzer, mainly comprises four parts of signal generators, low-pass filters, digital signal analysis and display. Verilog HDL that converts the analog hardware to logic circuit in CPLD chip is adopted in Signal generators to simplify circuit design. The design requirement of low-pass filters is satisfied by adjusting the parameters and using discrete components design under the guidance of FilterPro. Through ADC continuous sampling and the zero crossing comparison by DSP, the signal’s hopping along is captured, by analyzing along the pitch and cycle the frequency of the clock signal can be determined and then uses PWM to tackle extract and output synchronous signal. Through the DSP programming signal synchronous clock frequency can be obtained, and then draw the corresponding eye amplitude. Through the circuit assembly, programming and debugging, gathering of experimental data and analysis, design including the basic and extended requirements are successfully completed, and a certain innovation on the digital signal, dynamic program and algorithm for optimal design.目录简易数字信号传输性能分析仪（E题） (3)1．任务 (3)2．要求 (3)第一章系统方案的选择与论证 (4)1．信源与信道的方案选择与论证 (4)2．信号分析电路的方案选择与论证 (5)3．显示部分的方案选择与论证 (5)第二章理论分析 (5)1.数字信号与伪随机码发生器的设计 (5)2．低通滤波器电路的设计 (6)3．加法电路的设计 (8)4．数字信号分析电路的设计 (8)5．显示电路的设计.. 错误!未定义书签。
2020 年全国大学生电子设计竞赛试题参赛注意事项（1）2020 年8 月31 日8:00 竞赛正式开始。
本科组参赛队只能在【本科组】题目中任选一题；高职高专组参赛队在【高职高专组】题目中任选一题，也能够选择【本科组】题目。
（2）参赛队认真填写《记录表》内容，填写好的《记录表》交赛场巡视员临时保留。
（3）参赛者必需是有正式学籍的全日制在校本、专科学生，应出示能够证明参赛者学生身份的有效证件（如学生证）随时备查。
（4）每队严格限制3 人，开赛后不得半途改换队员。
（5）参赛队必需在学校指定的竞赛场地内进行独立设计和制作，不得以任何方式与他人交流，包括教师在内的非参赛队员必需迴避，对违纪参赛队取消评审资格。
（6）2020 年9 月3 日20:00 竞赛终止，上交设计报告、制作实物及《记录表》，由专人封存。
开关电源模块并联供电系统（A 题）【本科组】一、任务设计并制作一个由两个额定输出功率均为16W 的8V DC/DC 模块组成的并联供电系统（见图1）。
图1 两个DC/DC 模块并联供电系统主电路示用意二、要求1.大体要求（1）调整负载电阻至额定输出功率工作状态，供电系统的直流输出电压U O=±。
（2）额定输出功率工作状态下，供电系统的效率不低于60% 。
（3）调整负载电阻，维持输出电压U O=±，使两个模块输出电流之和I O =且按I1:I2=1:1 模式自动分派电流，每一个模块的输出电流的相对误差绝对值不大于5%。
（4）调整负载电阻，维持输出电压U O=±，使两个模块输出电流之和I O =且按I1:I2= 1:2 模式自动分派电流，每一个模块输出电流的相对误差绝对值不大于5%。
2. 发挥部份（1）调整负载电阻，维持输出电压U O=±，使负载电流I O 在~之间转变时，两个模块的输出电流可在（~）范围内按指定的比例自动分派，每一个模块的输出电流相对误差的绝对值不大于2%。
简易数字信号传输性能分析仪的设计摘要：本设计是将数字基带信号通过模拟信道进行传输，接收端通过数字信号分析电路检测数字信号传输性能。
在发送端，利用特定反馈函数的8位移位寄存器产生数字基带信号和利用12位移位寄存器产生数字噪声。
利用运放设计3种不同截止频率的模拟滤波器实现信道模拟。
将通过模拟滤波器的信号与噪声相加送到分析电路进行处理。
在分析电路部分，利用锁相环进行同步时钟的提取，最后利用得到的同步时钟观察接收信号的眼图，通过眼图的观察来评判信道的优劣程度。
关键词：数字基带信号数字锁相环同步时钟眼图引言:数字信号的传输有基带和频带两种。
数字通信的优势在于其安全性和可靠性。
同步技术在数字通信中起着重要作用。
本设计主要考虑数字基带信号通过模拟信道叠加数字噪声后的同步时钟的提取和性能的分析。
1方案比较与论证1.1方案描述首先设计制作一个数字信号发生器，产生时钟信号V1-clock和m序列的数字信号V1，数字信号通过模拟低通滤波器（即模拟信道），该滤波后的信号与伪随机信号发生器产生的伪随机信号（即模拟的干扰信号）通过加法器合成信号V2a。
如图1所示。
基础部分，将开关S闭合，将同步信号V1-clock与V2a输入到双踪示波器，观察眼图，分析、估计和调整系统的性能。
发挥部分，将开关S断开，数字信号发生器将产生的m序列信号进行曼切斯特编码，将编码后的信号通过三个低通滤波器，再与伪随机信号V3合成信号V2a，并通过一个数字信号分析电路，该分析电路具有对曼切斯特码解码和提取同步信号的功能，并且在低信噪比条件下正确显示V2a信号的眼图。
1.2m序列发生器的选择方案一：硬件电路实现。
采用线性反馈移位寄存器通过加法器的逻辑组合电路实现。
该电路具有产生序列速度快特点和硬件电路固有的不便修改特性，且只能对一些特殊的本原多项式有效。
方案二：软件电路实现。
采用FPGA设计产生m序列发生器。
通过写入VHDL语言，在FPGA中实现m序列移位寄存器结构，并最终产生m序列。
XG2330 E1/数据传输分析仪XG2330 E1/数据传输分析仪是一款手持式、大屏幕彩屏触摸操作的测试分析仪表，将E1电路测试功能和数据通信电路测试功能完美地组合在一起，用于对带有E1接口和数据接口的通信电路传输质量进行全面的分析、测量和评估。
除了支持常规的2M和数据通道误码测试功能外，不仅提供了对2M帧结构数据、双路E1监控、环路时延、倒换时延、输出波形、输出抖动、信号电平的测试和分析功能，还提供了PCM仿真、数据转换器分析、插入&分出等多种高级测试功能。
XG2330 E1/数据传输分析仪提供多达10种测试接口，可方便地进行传输网、接入网、数据网通道质量的测试，可广泛应用于SDH、PDH、PCM、DTU、数据协议转换器设备的研制、生产、安装、认证和维护测试。
1.基本功能1）. E1接口测试∙终接模式（中断业务）下成帧/非成帧测试∙在线业务跨接（高阻）和通过（桥接）模式下误码监测、时隙分析及时隙语音监听∙成帧和非成帧传输环路时延测试∙自动保护倒换（APS）时延测试∙PCM仿真模式下模拟PCM端机进行多种误码插入和告警插入∙时隙语音插入、监听，具备听/说（Listen/Talk）功能∙频率、频偏及实时电平测试∙时钟滑动测试∙大频率发送时钟拉偏测试∙双路E1在线误码监测和时隙分析∙脉冲模板测试∙抖动测试（选件1）∙E1发送电路开路、短路实时指示2）. 数据接口测试（选件2）∙支持V.24、V.35、V.36、X.21、RS-449、RS-485、EIA-530、EIA-530A等多种协议数据接口∙50b/s～57.6kb/s异步数据误码测试∙ 1.2kb/s～N×64kb/s同步数据误码测试∙DTE、DCE设备仿真模式∙可设置和监视数据接口握手线3）. G.703 64kb/s同向接口测试（选件3）★∙G.703同向64kb/s误码测试∙八比特时序启用或关闭∙接收线路速率和频偏测试4）. 复用解复用测试（选件4）★∙支持E1接口与V.24、V.35、V.36、X.21、RS-449、RS-485、EIA-530、EIA-530A等多种接口之间转换的同步64kb/s、N×64kb/s数据误码测试功能∙支持E1接口的任一64kb/s时隙与G.703 64kb/s同向接口之间转换的同步数据误码测试功能5）. 插入&分出测试（选件5）★∙插入：支持数据和G.703同向接口的64kb/s、N×64kb/s数据适配插入到E1的任一或多个时隙中∙分出：支持E1任一或多个时隙数据适配分出到数据和G.703同向接口中∙插入＋分出：支持E1与数据接口、G.703同向接口之间64kb/s、N×64kb/s数据的相互适配6）. IP PING、TRACE测试7）. 其它功能∙具备开通码控制业务模块功能∙自动配置功能∙实时时钟∙测试图案：伪随机码、固定码、16比特用户可编程码和QBF码∙单误码、比率误码插入和禁插∙历史告警指示功能∙测试结果数据清零功能∙手动、自动和定时测试∙完善的蜂鸣器、LED声光告警和状态指示∙按照ITU-T的G.821、G.826和M.2100标准进行误码分析∙通过以太网接口或USB接口，使用TestManager Pro软件，在PC上进行测量结果的进一步分析、整理、归档和打印输出2.主要特点∙创新设计，符合人体工程学，便于携带∙注重细节，护套防护、接头保护，提供挂绳、支架方式使用，适合不同现场工作∙ 4.3寸大屏幕（带背光）彩屏触摸操作，导航式中文菜单，操作简便∙大容量存储功能，可对测试设置、测试结果进行存储、删除和掉电保持∙E1、数据接口通信线路和协议转换器的全面分析、测试∙完善的误码、告警的产生、检测和指示∙告警、误码具有直方图分析和统计，简单直观∙最长99天的连续测试能力，可定时开启、关闭测试∙仪表管理软件可以标准A4工程报表方式输出测试结果∙仪表具备自动关机功能，有效节约电能∙可对仪表嵌入式软件进行在线升级，有效保护用户投资3.仪表配置1）. XG2330 E1/数据传输分析仪标准配置表项目数量项目数量E1/数据传输分析仪1台可充电锂电池（内嵌）1块锂电池充电器1个触摸笔1支麦克风耳机1副快速操作指南卡1张E1非平衡电缆(75Ω) 2根TestManagerPro仪表测试管理软件CD（内含用户手册）1张直通头(75Ω) 1个仪表便携软包1个E1平衡测试电缆(120Ω) 1根产品合格证书1张双E1平衡测试电缆(120Ω) 1根产品保修卡1张USB电缆1根装箱单1张2）. XG2330 E1/数据传输分析仪选件配置表选件代号选件项目获取方式需增加项目数量选件1抖动测试软件授权嵌入式软件及控制码1套选件2数据接口测试选件增加硬件硬件模块1个嵌入式软件及控制码1套专用数据通信接口测试电缆4根数据通信接口短路头1个选件3G.703同向接口测试选件增加硬件软件授权硬件模块1个嵌入式软件及控制码1套G.703测试电缆1根选件4复用与解复用测试选件软件授权嵌入式软件及控制码1套选件5插入与分出测试选件软件授权嵌入式软件及控制码1套数据接口测试电缆说明名称适用接口数据通信专用测试电缆ⅠV.24，RS-485，EIA-530，EIA-530A 数据通信专用测试电缆ⅡRS-449，V.36数据通信专用测试电缆ⅢX.21数据通信专用测试电缆ⅣV.354.技术指标项目说明E1 内部发送时钟2048kb/s ± 10ppm发送时钟拉偏±999ppm线路接口75Ω (非平衡)，120Ω (平衡)，高阻>2kΩ线路编码HDB3，AMI帧格式非成帧，PCM30，PCM30CRC，PCM31，PCM31CRC 接收灵敏度> -43dB发送时钟源内部，接口，外部2M时钟或2M信号脉冲模板测试符合ITU-T G.703要求抖动测试符合ITU-T G.823，O.172要求接收频率测试精度：±1Hz频偏测试精度：±1ppm，范围：-999ppm～+999ppm插入单音频信号频率范围：200Hz～3400Hz，步长：10Hz电平范围：-60dBm～+3dBm单音频信号测试频率范围：200Hz～3400Hz，精度：±1Hz电平范围：-60.00dBm～+3.14dBm时延测试精度：±1μsG.703 同向线路速率64kb/s±100ppm线路接口120Ω (平衡)，DB44 线路编码AMI以太网接口速率10/100M兼容工作模式全双工物理接口RJ-45数据接口线路接口V.24，V.35，V.36，X.21，RS-449，RS-485，EIA-530，EIA-530A测试速率异步50，75，150，300，600bit/s，1.2，2.4，4.8，7.2，9.6，19.2，38.4，57.6kb/s同步1.2，2.4，4.8，7.2，9.6，19.2，38.4kb/s，N×64kb/s ( N=1～32)测试图案伪随机码223-1，220-1，215-1，211-1，29-1，26-1 固定码1111，0000，101016-BIT人工编码用户可编程QBF QBF1，QBF2，QBF3，QBF4LED 告警指示信号丢失、历史告警、图案失步、告警、误码类型：比特，FAS，CRC4，CODE，E-BIT 误码插入单误码，比率：10-2，10-3，10-4，10-5，10-6，10-7误码性能分析符合ITU-T G.821，G.826和M.2100要求通信接口以太网接口、USB接口充电电池7.4V聚合物锂电池充电时间外置智能快速充电器，充电时间大约需2小时外接电源DC8.4V/1.2ATestManagerPro适合中文WIN2000/XP仪表测试管理软件尺寸233mm ×110mm × 64mm (L×W×H)工作温度0℃～50℃储藏温度-30℃～70℃湿度5%～95% 非凝结重量约800g。
2011全国电子设计竞赛参赛题目：简易数字信号传输性能分析仪（E组）参赛队号：512040简易数字信号传输性能分析仪摘要：本系统是通过FPGA产生m序列的数字信号V1和时钟信号V1—clock，将数字信号V1的CMOS电平转换为TTL电平，继而将其信号通过三个不同截止频率的低通滤波器得到V2信号，再将V2信号与伪随机信号发生器产生的V3信号通过加法器相加得出V2a信号，V2a信号即是数字信号分析电路的输入信号。
其中伪随机信号用来模拟信道噪声，全部信号相加之后通过四阶低通滤波器网络产生码元，并且在时钟信号的触发下在示波器上显示眼图。
关键词：FPGA；低通滤波；伪随机信号一．设计任务设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。
简易数字信号传输性能分析仪的框图如图1 所示。
图中，V1 和V1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V2 是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a 是V2 信号与经过电容C的V3 信号之和，作为数字信号分析电路的输入信号；V4 和V4-syn 是数字信号分析电路输出的信号和提取的同步信号。
二．设计要求1．基本要求（1）设计并制作一个数字信号发生器：a）数字信号V1 为的m 序列，其时钟信号为V1-clock；b）数据率为10~100kbps，按10kbps 步进可调。
数据率误差绝对值不大于1％；c）输出信号为TTL电平。
（2）设计三个低通滤波器，用来模拟传输信道的幅频特性：a）每个滤波器带外衰减不少于40dB/十倍频程；b）三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频率误差绝对值不大于10％；c）滤波器的通带增益AF在0.2~4.0范围内可调；（3）设计一个伪随机信号发生器用来模拟信道噪声：a）伪随机信号V3 为f2(x)=1+x+x^4+x^5+x^12的m序列；b）数据率为10Mbps，误差绝对值不大于1％；c）输出信号峰峰值为100mV，误差绝对值不大于10% 。
（4）利用数字信号发生器产生的时钟信号V1-clock进行同步，显示数字信号V2a的信号眼图，并测试眼幅度。
2、发挥部分（1）要求数字信号发生器输出的V1 采用曼彻斯特编码。
（2）要求数字信号分析电路能从V2a中提取同步信号V4-syn 并输出；同时利用所提取的同步信号V4-syn 进行同步，正确显示数字信号V2a的信号眼图。
（3）要求伪随机信号发生器输出信号V3 幅度可调，V3 的峰峰值范围为100mV~TTL电平。
（4）改进数字信号分析电路，在尽量低的信噪比下能从V2a 中提取同步信号V4-syn，并正确显示V2a的信号眼图。
（5）其他。
三、说明1、在完成基本要求时，数字信号发生器的时钟信号V1-clock 送给数字信号分析电路（图1中开关S闭合）；而在完成发挥部分时，V1-clock不允许送给数字信号分析电路（开关S断开）。
2、要求数字信号发生器和数字信号分析电路各自制作一块电路板。
3、要求V1、V1-clock、V2、V2a、V3 和V4-syn 信号预留测试端口。
4、基本要求（1）和（3）中的两个m序列，根据所给定的特征多项式f1 (x)和f2(x)，采用线性移位寄存器发生器来产生。
5、基本要求（2）的低通滤波器要求使用模拟电路实现。
6、眼图显示可以使用示波器，也可以使用自制的显示装置。
7、发挥部分（4）要求的“尽量低的信噪比”，即在保证能正确提取同步信号V4-syn 前提下，尽量提高伪随机信号V3 的峰峰值，使其达到最大，此时数字信号分析电路的输入信号V2a信噪比为允许的最低信噪比。
四、总体方案比较与论证1.信号发生器方案论证方案一：通过对FPGA芯片如CycloneEP1C6T144进行编程，根据特征多项式，采用线性移位寄存器产生题目要求的两个m序列，通过开关控制时钟信号发送给信号处理电路。
方案二：原理跟上面一样，但主芯片换成DSP，但是DSP仿真器相对比较贵。
综合比较，基于成本和可行性考虑，选择方案一。
2.信号分析电路方案论证方案一：题目要求滤波截止频率为100K，200K，500K三者可变，可选用集成滤波器UAF42，组成滤波网络，并且外围电路简单，但是集成滤波器价格昂贵，故不采用。
方案二：用RCL组成滤波网络，电路简单，品质因素很高，但增益小于1，故不采用。
方案三：用集成运放组成有源滤波器，不仅增益可调，并且随着级数增加，幅频曲线的在带通的衰减斜率很陡，符合题目的要求。
综合比较，基于成本和电路可行性的考虑，选择方案三。
系统总体框图如图1.1所示发送滤波器基带脉冲输入信道接收滤波器噪声抽样判决器基带脉冲输出同步提取1V 2V 2a V 4V 3V 眼图观测S1clockV -Manchester编码图1.1 系统总体框图五、模块电路设计5.1 m 序列数字信号产生模块本次设计首先采用伪随机m 序列产生基带数字信号。
m 序列广泛应用于数字基带信号进行加扰，改善数字序列的位定时质量与帧同步和自适应时域均衡性能。
目前，m 序列产生电路的实现方案主要有3种： 方案一：门电路实现如图2.1所示，基于8片D 触发器产生周期长为28-1的伪随机M 序列，本原多项式为23481()1f x x x x x =++++。
数据速率可有clock 调节，该方法设计简单，但随移位寄存器级数的增长，电路装调困难，且占用的印制板面积较大。
ScopeNOTLogical Operator1XORLogicalOperator D CLK!CLRQ!QD Flip-Flop7D CLK!CLRQ!QD Flip-Flop6D CLK!CLRQ!QD Flip-Flop5D CLK!CLRQ!QD Flip-Flop4D CLK!CLRQ!QD Flip-Flop3D CLK!CLRQ!QD Flip-Flop2D CLK!CLRQ!QD Flip-Flop1D CLK !CLRQ!QD Flip-Flop 1ConstantClock图2.1 基于门电路产生m 序列框图方案二：DSP编程实现该方法专业性过强，不适合一般用户。
方案三：VHDL与CPLD实现由于CPLD的高集成度，而且VHDL语言编程较为方便，故可以大大减少电路的装调的困难。
本次设计中采用VHDL语言实现m序列电路是周期、初相位可编程变化的，其应用较为灵活，通过微处理器对其进行适当的初始化，即可产生用户所需周期、初相位的m序列输出。
综合比较，本次设计将采用方案三。
基于FPGA芯片，如CycloneEP1C6T144。
根据设计中所要求实现的本原多项式，采用线性移位寄存器产生m序列，并通过按键可以控制时钟周期，频率调节步长为10MHz，从而改变信号频率。
5.2低通滤波器设计方案一：题目要求滤波截止频率为100K，200K，500K三者可变，可选用集成滤波器UAF42，组成滤波网络，并且外围电路简单，但是集成滤波器价格昂贵，故不采用。
方案二：用RCL组成滤波网络，电路简单，品质因素很高，但增益小于1，故不采用。
方案三：采用集成运放组成有源滤波器，不仅增益可调，并且随着级数增加，幅频曲线的在带通的衰减斜率很陡，符合题目的要求。
综合比较，基于成本和电路可行性的考虑，选择方案三。
5.3 Manchester编码曼彻斯特码Manchester code（又称裂相码、双向码），是一种用电平跳变来表示1或0的编码，其变化规则很简单，即每个码元均用两个不同相位的电平信号表示，也就是一个周期的方波，但0码和1码的相位正好相反。
其对应关系为：0--》011--》10如信码为 0 1 0 0 1 0 1 1 0，则其对应的Manchester码为01 10 01 01 10 01 10 10 01。
曼彻斯特编码是一种自同步的编码方式，即时钟同步信号就隐藏在数据波形中。
在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号；从高到低跳变表示"1"，从低到高跳变表示"0"。
每一个码元都被调成两个电平，所以数据传输速率只有调制速率的1/2。
编码方案：如图2.2所示将时钟信号与数字序列进行同或运算，可以得到曼彻斯特码5.4 同步信号提取模块方案一：数字锁相环提取同步信息位同步锁相法的基本原理与载波同步类似，在接收端利用相位比较器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），相位比较器则会产生超前或滞后的误差信号去调整位同步信号的相位，反复调整，直至获得准确的位同步信号为止。
原理如图1所示。
方案二：同步信号就是给需要同步处理信息的机器设备提供相同时间参考的信号。
如图2.3所示，根据Manchester 编码原则，在同步提取过程中，利用边沿触发中断方式，得到上升和下降沿出现的时间点i τ，从图中可以看出，经过Manchester 编码之后的数字信号上升沿与下降沿间距之间存在相等或两倍的关系，即12340.50.5ττττ===。
因此通过判断连续上升和下降沿间距之间存在两倍关系从而确定数据速率是合理的。
1τ2τ3τ00104τ图2.3 同步方案设定5.5 眼图显示模块本设计是通过示波器观察眼图显示，结果如图所示。
图1 -m序列图2-TTL电平图3-滤波图4-眼图1图5 -噪声1 图6 -噪声2图7 -噪声加滤波图8-有噪声眼图1图9-有噪声眼图2 图10-衰减后的眼图六、理论分析与计算1.题目要求最高截止频率为500KHz，并且放大倍数最大为4，即单位带宽增益积为2000，即必须选用单位带宽增益积大于2000的运放；一阶低通滤波器的带外衰减为20dB/十倍频程，二阶低通滤波器的带外衰减为40dB/十倍频程，即滤波网络至少两阶以上。
宽带运放OPA820的单位带宽积为240M，低成本电压反馈运放，并且每个芯片里面有两个运放，也就是说一个运放即可以组成一个四阶低通滤波器，节省了空间。
2.由集成运放设计的四阶低通巴特沃斯滤波器如图所示，传递函数是A(s)=V0(s)/Vi(s)=Avf/(1+(3-Avf)sCR+(sCR)^2)，令Wc=1/RC,Q=1/(3-Avf),则有As=(A0*Wc^2)/(S^2+Wc*s/Q+Wc^2),其中Wc=1/(RC)为特征角频率，也就是3dB截止角频率，上式表明，A0=Avf<3,才能稳定工作。
当A0=Avf>=3时，电路将自激振荡，但是题目要求放大倍数在0.2~4之间，理论上用滤波放大达不到要求，实际上的确是的。
本题本组采用滤波网络的放大倍数是1倍，在滤波网络之前采用放大器做的放大电路，由滑动变阻器控制放大倍数，由于有小于1的放大倍数，即输入信号必须接到放大器的输入端，该放大器是用的轨对轨运放OPA820，可以输出将近5V的TTL电平。
