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简易数字信号传输性能分析仪摘要本次设计由MSP430F149单片机对数字信号发生器产生的信号进行采集分析处理，实现数字信号传输性能测试。
同时设计了一个伪随机信号发生器以及三个低通滤波器模拟传输通道。
整个设计完成了题目的基本要求，用74HC164移位寄存器进行m序列数字信号以及伪随机信号产生电路的设计。
用7486异或门达到了对信号进行曼彻斯特编码的效果。
用运算放大器OPA2227，OPA2228设计巴特沃斯四阶有源低通滤波器。
经过测试，本次设计各项基本指标均达到题目要求，提高部分完成情况良好。
关键词：m序列数字信号；低通滤波器；曼彻斯特编码；MSP430F14911 方案论证1.1 低通滤波器设计方案一：采用无源滤波。
无源滤波器，又称LC滤波器，是利用电感、电容和电阻的组合设计构成的滤波电路，可滤除某一次或多次谐波，最普通易于采用的无源滤波器结构是将电感与电容串联，可对主要次谐波构成低阻抗旁路。
无源滤波器具有结构简单、成本低廉、运行可靠性较高、运行费用较低等优点。
方案二：采用有源滤波。
由RC元件与运算放大器组成的滤波器称为RC有源滤波器，其功能是让一定频率范围内的信号通过，抑制或急剧衰减此频率范围以外的信号。
可用在信息处理、数据传输、抑制干扰等方面，根据对频率范围的选择不同，可分为低通(LPF)、高通(HPF)、带通(BPF)与带阻(BEF)等四种滤波器。
方案论证：与无源滤波器相比，有源滤波器具有高度可控性和快速响应性，能补偿各次谐波，可抑制闪变、补偿无功，有一机多能的特点;滤波特性不受系统阻抗的影响，可消除与系统阻抗发生谐振的危险，具有自动适应功能，可自动跟踪补偿变化着的谐波。
由于以上原因，本次设计选用有源滤波。
1.2 m序列数字信号产生方案一：使用锁相环通过分频运算实现频率的步进，锁相环频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。
参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。
2011年E 题 简易数字信号传输性能分析仪摘要：本设计给出了一个基于Altera Cyclone II 系列FPGA 开发芯片EPIC3T144CB 的系统，利用D 触发器级联产生m 序列数字信号和伪随机信号，用分频器实现信号10kbs 步进，信号通过一个由运放OP27构成的二阶低通滤波器，模拟信号传输信道，然后与伪随机序列进行相加，信号处理模块为由FPGA 开发板构成的接收器，用Verilog 语言编程实现适当滤波和同步时钟提取，观察眼图分析信号特性。
经测试，低通滤波器截止频率保持在10%误差内，放大增益可调范围较大。
关键词：Cyclone II FPGA m 序列 低通滤波器一、方案论证1、数字信号发生器和伪随机信号发生器经分析，数字信号发生器部分要求产生一个码元多项式为()x x x x f 84321x ++++=的m 序列信号，有如下方案。
方案一：利用集成电路芯片搭接而成，其中，要同时实现时钟源Vclock -1和传输码元的两个分立元件电路。
此方案结构简单、电路可靠、成本低且易于实现，但特别需要注意时钟源的稳定、干扰和芯片的最高工作频率，且实际调试中振荡最高频率一般只能达到几百KHz ，伪随机信号需10MHz ，不能同时实现码元信号和伪随机信号的产生。
方案二：利用单片机编程实现序列的产生。
按照生成码多项式的要求利用C 语言编程，随着m 序列位数的增加编程愈发复杂，调试困难，而且单片机难以承受10MHz 的信号频率，不能产生伪随机信号。
方案三：利用基于FPGA 的Verilog 语言编程实现序列的产生。
根据信号的产生原理，利用触发器易于实现，编程易于调试和实现，速度快。
综上所述，考虑实现精度、简易程度、调试效率和数据率10kbs 步进可调的要求，用软件易于实现，我们选用方案三。
2、低通滤波器模块方案一：由于要求滤波器的通带增益AF在0.2～4.0 范围内可调，可以用可变增益放大器AD603和开关电容滤波器MAX297 实现低通滤波器，根据MAX297输入时钟的不同来达到10kbs 步进可调的目的。
简易数字信号传输性能分析仪设计报告（E题）摘要：本设计是基于CPLD简易数字信号传输特性分析仪，实现了数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。
通过改变低通滤波器的截频和伪随机信号发生器的信号幅度来模拟改变传输信道环境，通过观察示波器眼图来测试简易数字信号传输特性分析仪的性能。
实验证明，该分析仪在数字信号信噪比很高的情况下，依然可以观察眼图。
关键词：数字信号 CPLD 低通滤波器码间干扰眼图目录一、方案论证 (3)1.1 比较与选择 (3)1.2 方案描述 (5)二、理论分析与计算 (5)2.1 低通滤波器设计 (5)2.2 m序列数字信号 (6)2.3 同步信号提取 (7)2.4 眼图显示方法 (7)三、电路与程序设计 (8)3.1 系统组成 (8)3.2 原理框图与各部分电路图 (8)3.3 系统软件与流程图 (13)四、测试方案与测试结果 (13)4.1 测试方案 (13)4.2 测试结果 (13)4.3 测试结果分析 (15)一、方案论证1.1 比较与选择1.1.1 低通滤波器方案论证低通滤波器可以采用有源和无源滤波器两种方案。
低通滤波器主要有无源元件R 、L 和C 组成，体积较大且对匹配要求较高，但是高频特性较好。
有源滤波器由集成运放和R 、C 组成，具有不用电感、体积小、重量轻等优点，且对有源滤波电路后的电路还具有一定的电压放大和缓冲作用。
但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。
就本题而言，滤波器的最大滤波器频率为500kHz ，对运算放大器的要求不会很高，又可省去绕电感的麻烦，因此选用有源低通滤波器进行滤波器的设计。
有源滤波器通常有巴特沃斯、切比雪夫、巴塞尔等典型电路。
但是切比雪夫在通带会有起伏；巴塞尔滤波器在通带虽然比较平滑，但是达到设计要求需要较高的阶数，因此选用巴特沃斯滤波器。
要求中提到，滤波器的通带增益A F 在0.2~4.0 范围内可调。
简易数字信号传输性能分析仪E题：简易数字信号传输性能分析仪摘要本系统是由DSP技术以及CPLD的硬件编程技术实现的简易数字信号传输性能分析仪，主要包括信号产生电路、低通滤波电路、噪声叠加电路、数字信号解码以及眼图显示四部分。
信号发生器采用Verilog HDL将模拟硬件电路逻辑综合在CPLD芯片中，简化了电路的设计。
在FilterPro仿真软件指导下，通过调整原件参数，使用运放设计有源低通滤波器，使得设计达到要求。
加法电路通过运放将信号和噪声叠加。
使用DSP对信号进行ADC连续采样再通过过零比较捕捉到信号中的跳变沿，分析沿的间距和周期规律就可确定时钟信号的频率，即用PWM将同步信号提取并输出。
再通过编程得出信号的同步时钟频率，依此得出相应的眼图幅度。
通过电路组装、程序编写与调试、采集实验数据与分析等设计环节，顺利完成了题目的基本和发挥部分的要求，并在数字信号发生、动态程序及算法优化设计方面有一定的创新。
关键词：曼彻斯特编码、CPLD、低通滤波、DSP、眼图AbstractThis system is designed based on DSP and CPLD hardware programming technology to realize a simple digital signal transmission performance analyzer, mainly comprises four parts of signal generators, low-pass filters, digital signal analysis and display. Verilog HDL that converts the analog hardware to logic circuit in CPLD chip is adopted in Signal generators to simplify circuit design. The design requirement of low-pass filters is satisfied by adjusting the parameters and using discrete components design under the guidance of FilterPro. Through ADC continuous sampling and the zero crossing comparison by DSP, the signal’s hopping along is captured, by analyzing along the pitch and cycle the frequency of the clock signal can be determined and then uses PWM to tackle extract and output synchronous signal. Through the DSP programming signal synchronous clock frequency can be obtained, and then draw the corresponding eye amplitude. Through the circuit assembly, programming and debugging, gathering of experimental data and analysis, design including the basic and extended requirements are successfully completed, and a certain innovation on the digital signal, dynamic program and algorithm for optimal design.目录简易数字信号传输性能分析仪（E题） (3)1．任务 (3)2．要求 (3)第一章系统方案的选择与论证 (4)1．信源与信道的方案选择与论证 (4)2．信号分析电路的方案选择与论证 (5)3．显示部分的方案选择与论证 (5)第二章理论分析 (5)1.数字信号与伪随机码发生器的设计 (5)2．低通滤波器电路的设计 (6)3．加法电路的设计 (8)4．数字信号分析电路的设计 (8)5．显示电路的设计.. 错误!未定义书签。
2013年暑期电子设计竞赛培训简易数字信号传输性能分析仪摘要：本题设计一个简易数字信号传输性能分析仪，CycloneIV FPGA芯片为核心，由FPGA 内部50MHz时钟通过PLL锁相环电路分频得到10kbps-100kbps数据率10kbps为步进的数字信号和数据率10Mbps的伪随机信号。
通过必要的外设辅助电路（衰减电路、滤波电路、加法电路等）来模拟传输信道的幅频特性和噪声。
最终由数字信号分析电路提取出输入信号的同步时钟信号，并在模拟示波器上显示眼图。
关键词：m序列数字信号眼图 FPGA一、系统整体设计题目要求设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。
简易数字信号传输性能分析仪的框图如图1所示。
图中，V1和V1-clock是数字信号发生器产生的数字信号和相应的时钟信号；V2是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a是V2信号与经过电容C的V3信号之和，作为数字信号分析电路的输入信号；V4和V4-syn是数字信号分析电路输出的信号和提取的同步信号。
图1简易数字信号传输性能分析仪框图二、方案论证及选择2.1总体方案论证与选择方案一：用FPGA可编程逻辑器件作为控制及数据处理的核心，在发送端产生数字信号，发送过程中数字信号通过低通滤波器，并用10M伪随机码进行衰减处理后，模拟加性噪声，伪随机码通过加法器叠加在通过低通滤波器的数字信号上，用三种不同的低通滤波器模拟三种不同的信道，在接收端进行一定的数字信号处理，最终输出用模拟示波器来判断传输性能。
其系统框图如图2。
方案二：采用MSP430单片机为控制核心，其系统框图如图3。
对输入信号进行放大或衰减后，用外接触发电路产生触发信号，通过A/D 转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM ，然后由单片机控制将数据送至D/A 输出。
简易数字信号传输性能分析仪本作品设计一个简易数字信号传输性能分析仪，通过对个个方案的论证，最终选择两片CPLD做为核心器件。
首先通过单片机控制时钟的分频，使用可编程逻辑器件CPLD以方便的产生不同数据率的伪随机信号，同时用12864液晶显示数据率及峰峰值。
为了滤去整流输出电压中的纹波。
通过二阶巴特沃斯滤波器滤波同时产生高增益的滤波信号。
然后叠加伪随机信号用示波器显示眼图。
对于产生的m序列是否采用曼彻斯特编码，则使用开关控制单片机来选择。
通过数字分析电路与CPLD提取同步信号，再次用示波器显示眼图。
本系统结构清晰，经过测试基本完成题目要求。
关键词:CPLD 伪随机信号巴特沃斯滤波器同步信号眼图AbstractThe work to design a simple digital signal transmission performance a nalyzer, through a program of demonstration, finally choice two CPLD devices as the core of system.The design of the first chip to control the clock by the frequency, the use of programmable logic device CPL D to easily generate different pseudo-random signal data rate, and li quid crystal display with 12864 and the peak data rate. To filter the rectifier output voltage ripple. Through second-order Butterworth fi lter with the filter while producing high-gain signal. Then superimpo sed pseudo-random signal with an oscilloscope display eye. For m-sequ ences are generated using Manchester coding is used to select single-chip switch control. Through statistical analysis to extract synchron ization signals and CPLD circuits, once again shows the eye diagram w ith an oscilloscope.The system structure is clear, after the basic co mpletion of the test question.Key words：CPLD Pseudo-random signal Butterworth filter Sync Eye diag ram简易数字信号传输性能分析仪（E题）【本科组】1系统方案本系统主要由滤波模块、数字信号(m序列)产生模块、同步信号提取模块、眼图显示方式组成。
简易数字信号传输性能分析仪的设计摘要：本设计是将数字基带信号通过模拟信道进行传输，接收端通过数字信号分析电路检测数字信号传输性能。
在发送端，利用特定反馈函数的8位移位寄存器产生数字基带信号和利用12位移位寄存器产生数字噪声。
利用运放设计3种不同截止频率的模拟滤波器实现信道模拟。
将通过模拟滤波器的信号与噪声相加送到分析电路进行处理。
在分析电路部分，利用锁相环进行同步时钟的提取，最后利用得到的同步时钟观察接收信号的眼图，通过眼图的观察来评判信道的优劣程度。
关键词：数字基带信号数字锁相环同步时钟眼图引言:数字信号的传输有基带和频带两种。
数字通信的优势在于其安全性和可靠性。
同步技术在数字通信中起着重要作用。
本设计主要考虑数字基带信号通过模拟信道叠加数字噪声后的同步时钟的提取和性能的分析。
1方案比较与论证1.1方案描述首先设计制作一个数字信号发生器，产生时钟信号V1-clock和m序列的数字信号V1，数字信号通过模拟低通滤波器（即模拟信道），该滤波后的信号与伪随机信号发生器产生的伪随机信号（即模拟的干扰信号）通过加法器合成信号V2a。
如图1所示。
基础部分，将开关S闭合，将同步信号V1-clock与V2a输入到双踪示波器，观察眼图，分析、估计和调整系统的性能。
发挥部分，将开关S断开，数字信号发生器将产生的m序列信号进行曼切斯特编码，将编码后的信号通过三个低通滤波器，再与伪随机信号V3合成信号V2a，并通过一个数字信号分析电路，该分析电路具有对曼切斯特码解码和提取同步信号的功能，并且在低信噪比条件下正确显示V2a信号的眼图。
1.2m序列发生器的选择方案一：硬件电路实现。
采用线性反馈移位寄存器通过加法器的逻辑组合电路实现。
该电路具有产生序列速度快特点和硬件电路固有的不便修改特性，且只能对一些特殊的本原多项式有效。
方案二：软件电路实现。
采用FPGA设计产生m序列发生器。
通过写入VHDL语言，在FPGA中实现m序列移位寄存器结构，并最终产生m序列。
简易数字信号传输性能分析仪（E题）摘要：本题设计一个基于FPGA的数字信号传输性能分析仪，在发送端产生数字信号，发送过程中数字信号通过低通滤波器，并用10M伪随机码进行一定处理后，模拟加性噪声，伪随机码叠加在通过低通滤波器的数字信号上，用三种不同的低通滤波器模拟三种不同的信道，则在接收端接收到的是有一定噪声的数字信号，在接收端进行一定的数字信号处理，最终输出用示波器来判断传输性能。
关键词：FPGA , 伪随机码, 时钟提取, 眼图目录1.系统设计-----------------------------------------------------------------31.1 总体设计方案----------------------------------------------------------41.2理论分析与计算--------------------------------------------------------51.2.1低通滤波器设计-------------------------------------------------51.2.2 m序列数字信号-------------------------------------------------61.2.3 同步信号提取 -------------------------------------------------1.2.4 眼图显示方法--------------------------------------------------71.2.5 曼切斯特编码--------------------------------------------------81.3 方案论证与选择------------------------------------------------------91.3.1 控制部分方案论证与选择----------------------------------------91.3.2数字信号发生方案论证与选择------------------------------------101.3.3 低通滤波器方案论证与选择-------------------------------------112. 单元电路设计------------------------------------------------------------122.1 数字信号发生器的设计-----------------------------------------------122.2 伪随机信号发生器的设计---------------------------------------------132.3 数字信号分析电路设计-----------------------------------------------143. 软件设计----------------------------------------------------------------15 4．系统测试----------------------------------------------------------------164.1 数据率测试---------------------------------------------------------4.2滤波器测试---------------------------------------------------------4.3 伪随机码测试-------------------------------------------------------5. 结论--------------------------------------------------------------------参考文献-------------------------------------------------------------------附录--------------------------------------------------------------------------------------------------------------------附录1.主要元器件清单-------------------------------------------------------附录2：仪器设备清单----------------------------------------------------------------------------------------------附录3：原理图清单-------------------------------------------------------------------------------------------------附录4：程序清单---------------------------------------------------------------------------------------------------1.1系统设计1.1总体设计方案题目要求设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时设计三个低通滤波器和一个伪随机信号发生器来模拟传输信道。
简易数字信传输性能分析仪设计报告Hessen was revised in January 2021简易数字信号传输性能分析仪摘要：本设计是以STM32F103单片机为控制核心，辅以现场可编程逻辑门阵列FPGA器件制作的一台简易数字信号传输性能分析仪，该系统在FPGA内部产生曼彻斯特码和伪随机信号，曼彻斯特码经过低通滤波和可调衰减与放大电路进行前端信号调理，该信号与经可调衰减后的伪随机信号进入加法器。
后级通过滤波与可调衰减进行信号调理和采样。
数字信号分析电路对曼彻斯特编码信号进行边沿检测，通过对两边沿之间的宽度进行计数，对计数值进行处理实现同步时钟的提取。
该设计可在低信噪比情况下提取时钟，实现了眼图的显示。
经测试，整个设计实现了基础部分的要求和发挥部分的要求,系统性能安全可靠，用户界面良好。
关键词：单片机可编程逻辑器件数字信号传输眼图一、方案设计与比较数字信号发生器的设计：方案一：使用中规模集成电路芯片实现指定数字信号及伪随机信号的发生，然后用门电路处理后输出信号；方案二：使用大规模集成电路（如FPGA）中的移位寄存器及其门阵列实现指定信号的发生，直接输出TTL电平；方案一成本较低，但使用的芯片数量较多，硬件设计较复杂，而且进阶要求中曼彻斯特编码会增加硬件设计的负担；方案二使用现成的FPGA开发板，可较方便且较快实现指定信号的设计输出。
而且可较容易实现对信号的曼彻斯特编码。
所以采用方案二。
1.2低通滤波器设计：方案一：采用运算放大器与电阻电容搭建。
可采用Filter Pro，TI-TINA等软件设计滤波器，此软件设计的滤波器截止频率精度高，外围器件可根据此软件的仿真结果进行微调即可；运放采用opa606等常见运放芯片，满足这里的滤波器要求。
方案二：采用集成低通滤波器芯片LT1562-2或LT1568搭建。
芯片内部集成滤波功能模块，外围电路简单，只需接入几个电阻电容即可。
方案三：可采用3阶无源滤波器，电路简单，但需匹配输入、输出阻抗，误差也不易做小；基于简单可行可靠的原则，比较以上方案，我们选用方案二。
同步信号提取的设计方案一：先测曼切斯特信号的脉宽，得到较大波的脉宽，根据产生曼切斯特信号的原理可得，该脉宽恰是其原始时钟的周期长度，根据此得到原始时钟的频率，进而得到同步信号。
方案二：原序列一个循环周期中曼切斯特上升沿和下降沿的总和是固定的，在同一段时间内，可以把上升沿和下降沿的总数跟频率对应起来，即可以得到原来同步时钟的频率，频率输出由计数器实现，通过对计数器的异步清零与原序列进行相位同步，这样就可以得到同步信号。
第二个方案测量的频率简单，易行，频率比原始的多或少，就在此基础上减掉几个或增加几个，对于不稳的频率或有过冲，更加准确，所以选择方案二。
二、理论分析与计算低通滤波器的设计巴特沃思滤波器具有通带最大平坦幅度特性，式（3-1）是n阶巴特沃思低通滤波器的幅频响应表达式。
122122112111()1111+(1)VVCCAR RA SS AR C R C R C R R C C=⎡⎤++-+⎢⎥⎣⎦（3-1）截止角频率 :1211cR R C Cω=;截止频率：ccf=2ϖπ；电压增益：1VA=;由于设计要求每个滤波器带外衰减不少于40dB/十倍频程，采用四阶电路，理论可达80dB/十倍频程。
四阶巴特沃思低通滤波器的传输函数为；A(S)=A1(S)A2(S)（3-2）100kHz低通滤波电路如下：图2 低通滤波电路参数计算：R1=R2=15K； C9=C2=100PF; R3=R4= ； C12=500PF;截止频率：ccf==215.7kHz2ϖπ；电压增益：1V A =；同样200kHz 低通滤波电路参数值如下：R1=R2=； C9=C2=100PF; R3=R4= ； C12=500PF; 截止频率：cc f ==215.7kHz 2ϖπ电压增益：1V A =；500kHz 低通滤波电路参数值如下：R1=R2=3K ； C9=C2=100PF; R3=R4= ； C12=500PF; 截止频率：cc f ==530.5kHz 2ϖπ；电压增益：1V A =；由于设计要求滤波器通带增益在——内可调，在滤波电路后接一级可调放大电路以满足设计需要。
电压放大倍数为0~10倍内可调。
2.2 m 序列数字信号m 序列数字信号由线性移位寄存器产生，如图3所示。
主要由移位寄存器和反馈函数构成。
反馈函数的输入端通过系数与移位寄存器的各级状态相连，通过反馈线作为x1的输入。
移位寄存器在时钟的作用下把反馈函数的输出存入x1，在下一个时钟周期又把新的反馈函数的输出存入x1而把原x1的内容移入x2，依次循环下去,xn 不断输出。
由题要求得，m 序列数字信号由线性移位寄存器产生，则),...,,(21n x x x f 为1x ，…,nx 的模2加n 。
6540821),...,,(x x x x x x x f ⊕⊕⊕= （3-3） 118701221),....,,(x x x x x x x f ⊕⊕⊕=（3-4）图3 m 序列数字信号产生过程框图数字信号V1：f1(x) =843211)(x x x x x f ++++=的m 序列,由式子可用右移8位的寄存器，再由4输入异或门，或门及8输入与门实现。
伪随机信号V3：125421)(xxxxxf++++=的m序列由式子可用右移12位的寄存器，再由4输入异或门，或门及12输入与门实现。
同步信号提取首先要把模拟信号变成数字信号，滤掉高频噪声信号，由于曼彻斯特编码与原序列的关系是曼彻斯特码的上升沿表示原序列的‘1’，下降沿表示原序列的‘0’，可以由原序列与同步时钟异或得到，那么原序列一个循环周期中曼切斯特上升沿和下降沿的总和是固定的，在同一段时间内，可以把上升沿和下降沿的总数跟频率对应起来，即可以得到原来同步时钟的频率，频率输出由计数器实现，通过对计数器的异步清零与原序列进行相位同步，这样就可以得到同步信号。
眼图显示方法观测眼图可以对信号质量作出定量和定性分析，眼图的眼张开越大越好,线条越清晰越好,眼图稳定比抖动好,单线比多线好,希望交叉点在幅值的中间,图形对称。
只要系统有同步信号，就可以把同步时钟和信号输到示波器中，由同步时钟外部触发显示眼图。
在发挥部分中，输入端同步信号不可用，则需要从曼彻斯特码中提取同步信号时钟，用于以显示眼图。
三、电路与程序设计系统框架组成数字信号发生器、伪随机信号发生器、滤波电路、衰减与放大电路和数字信号分析电路构成。
系统框图如图6所示。
图6 系统组成框架单元电路分析与设计3.2.1 低通滤波设计由于设计要求每个滤波器带外衰减不少于40dB/十倍频程，采用四阶巴特沃斯电路。
当截止频率为100KHZ时，电路如下图所示：3.2.2 加法器设计将经过调理后的信号和噪声（用伪随机信号模拟噪声）叠加模拟经过信道传输之后的信号。
伪随机信号发生器的数据率为10Mkbps，即此加法器的带宽需要满足10MHZ。
此处选用带宽高的高输入阻抗电流反馈型运算放大器ths3091。
电路如下图所示。
3.2.3 数字电路分析电路由于曼彻斯特码在传输过程中不可避免的会受到外界的干扰从而产生信号波形的失真，接收到的波形将不再是规则的方波，因此在同步时钟提取之前必须对接收的信号先进行滤波整形。
信号传输速率最大为100kbps，作为模拟噪声输入的伪随机信号传输速率为10Mkbps，将加噪信号经过600KHZ低通滤波器滤掉噪声，再经过电压比较器对信号进行整形，之后将信号送入同步提取时钟电路即可提取同步时钟。
电路见图11。
开始系统初始化数据率步进加数据率步进减设置默认数据率返回图11图12单片机流程图四、系统软件设计单片机实现对数字信号数据流在10kbps~100kbps以10kbps步进可调，控制信号同步时钟在10KHZ~100KHZ范围内以10KHZ步进。
单片机流程图如上图图12所示。
五、测试仪器与测试数据分析1、测试仪器直流稳压电源：YWK323B260MHz数字存储示波器：Tektronix TDS 100220MHz模拟示波器：YB4320G100M数字信号源：rigol DG3101A20M数字信号源：rigol DG1022A交流毫伏表Wy22942、测试方案与结果（1）低通滤波器参数测试测试方案：20M数字信号源输出正弦波信号送入低通滤波器，改变正弦波频率，通过数字示波器观察输出信号的频率；固定正弦波频率，调节滑动变阻器，观察输出信号的大小。
测试结果与分析：测试结果见表一。
目要求。
(2)信号发生器参数测试信号数据率测试测试方案：同步时钟信号的频率与数据率数值相等。
已知信号同步时钟信号的频率，通过数字示波器观察信号最小间隔对应的频率即可。
测试结果与分析：测试结果见表三。
分析：数据率测试结果显示误差均小于1%，满足题目要求。
信号幅度测试测试方案：通过交流毫伏表测信号信号峰峰值。
测试结果与分析：曼彻斯特编码信号不经过放大器时，实际测试眼幅度为，满足TTL（TTL高电平为）电平；调节衰减与放大电路的滑动变阻器，为随机信号峰峰值范围为100mV～V，满足题目范围100mV～TTL电平。
（3）信噪比测试测试方案：逐渐提高伪随机信号的峰峰值，用示波器观察眼睛的张开程度，并不断从曼彻斯特码信号中提取同步时钟，直到无法提取同步时钟为止。
在曼彻斯特码信号增益范围内不断改变信号的幅值重复上述测试。
测试结果与分析：当曼彻斯特码信号幅值较大时，随着伪随机信号的峰峰值不断增大，眼睛张开程度越来越小，峰峰值到达最大的时候，眼睛接近闭合，但是此时仍能提取同步时钟；当信号幅值慢慢减小到某一值时，随着噪声峰峰值不断增大，同步时钟信号渐渐变差，最终无法提取。
六、参考文献【1】张肃文.高频电子线路（第四版）.北京：高等教育出版社，2009.【2】陈尚松.电子测量与仪器（第二版）.北京：电子工业出版社,2010.【3】孙肖子.电子设计指南。
北京：高等教育出版社，2006.【4】刘树棠.基于运算放大器和模拟集成电路的电路设计.西安：西安交通大学出版社，2009【5】邱关源.电路.北京：高等教育出版社，2007【6】潘松.EDA技术实用教程（第三版）。
北京：科学出版社，2006七、心得体会。
