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Verilog HDL硬件描述语言实验报告

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Verilog HDL实验报告学院：应用科学学院班级：电科13-2班姓名：学号：实验一组合逻辑电路设计（1）实验目的(1)熟悉FPGA设计流程；(2)熟悉DE2开发板的基本元件使用(开关、发光二极管)；(3)学习基本组合逻辑元件的Verilog HDL设计以及实现(数据选择器)；(4)掌握连续赋值语句使用；实验内容本实验的目的是学习如何连接一个简单的外部输入、输出器件到FPGA 芯片以及如何在FPGA器件上实现逻辑电路控制简单外部器件。

考虑使用DE2开发板上拨动开关SW17-0(toggle Switch)作为电路的输入。

使用发光二极管(Light Emitt-ing Diodes，LEDs)和7段显示数码管(7-segment Display)作为电路的输出。

第1部分连续赋值语句步骤1、新建Quartus II工程，选择Cyclone II EP2C35F672C6作为目标芯片，该芯片是DE2开发板上的FPGA芯片；2、编写Verilog HDL代码加入到Quaruts II工程；3、引脚分配，并编译工程该工程；4、将编译好的电路下载到FPGA器件。

扳动拨动开关观察相应的发光二极管显示，验证电路功能是否正确；代码module part1(input wire[2:0]SW,output wire LEDR);wire r_g,s_g,qa,qb;and u1(r_g, SW[0], SW[1]);and u2(s_g, SW[1], SW[2]);nor u3(qa, r_g, qb);nor u4(qb, qa, s_g);assign LEDR = qa;endmodule第2部分简单的数据选择器步骤1 .新建Quartus II工程；2.在工程中加入8位宽的2选1数据选择器Verilog HDL代码。

使用DE2开发板上的SW17作为输入s，开关SW7-0作为输入X，SW15-8作为输入Y。

连接拨动开关SW到红色的发光二极管LEDR，同时连接输出M到绿色的发光二极管LEDG7-0。

3.引脚分配，确保作为电路的输入端口的Cyclone II FPGA的引脚正确连接到拨动开关SW，作为电路输出的PPGA引脚正确与LEDR和LEDG连接；4.编译；5.将编译好的电路下载到FPGA器件。

通过扳动拨动开关SW改变电路输入，同时观察LEDR和LEDG的显示是否与之匹配，测试8位宽的2选1数据选择器的功能是否正确。

代码设计文件module part2(input[17:0]SW,output[17:0]LEDR,output[7:0]LEDG);assign LEDR=SW;mux_8bit_2to1 NQ(SW[17],SW[15:8],SW[7:0],LEDG); endmodulemodule mux_2to1(input s,input x,y,output m);assign m=(s&y)|(~s&x);endmodulemodule mux_8bit_2to1(input S,input[7:0]X,Y,output[7:0]M);mux_2to1 m7(S,X[7],Y[7],M[7]);mux_2to1 m6(S,X[6],Y[6],M[6]);mux_2to1 m5(S,X[5],Y[5],M[5]);mux_2to1 m4(S,X[4],Y[4],M[4]);mux_2to1 m3(S,X[3],Y[3],M[3]);mux_2to1 m2(S,X[2],Y[2],M[2]);mux_2to1 m1(S,X[1],Y[1],M[1]);mux_2to1 m0(S,X[0],Y[0],M[0]);endmodule测试台文件`timescale1ns/100psmodule mux2to1_test;reg x,y;reg s;wire m;mux2to1 M(s,x,y,m);initialbeginx=1;y=0;s=0;#10 s=0;#10 s=1;#10$stop;endendmodule波形实验二组合逻辑电路设计(2) 数码和显示实验目的（1）采用always块设计组合逻辑电路；（2）熟悉二进制-十进制译码器和BCD码加法器等组合逻辑电路。

实验内容(1) 组合逻辑7段显示译码器(2)二进制-BCD转换电路(3) 组合逻辑4位全加器（4）BCD码加法电路第1部分组合逻辑7段显示译码器步骤步骤1、1、新建Quartus II工程，在DE2开发板实现该电路。

本试验的目的是用手动方式设计7段显示译码电路。

要求只能使用连续赋值语句，将输出定义为关于输入的逻辑表达式。

2、编写电路的Verilog HDL源文件，并将其包含到Quartus工程。

将FPGA引脚连接到相应的拨动开关和7段显示数码管。

(参考User Manual for the DE2 board)。

引脚分配过程也可以参考Quartus II Introduction using Verilog Design，该文件可以在Altera公司网站大学计划网站的DE2 System CD上找到。

3、编译，并且将编译好的电路下载到FPGA中；4、扳动拨动开关改变电路输入，观察数码管显示并分析电路功能是否正确；代码module part1(input[17:0]SW,output[17:0]LEDR,output[6:0]HEX0,HEX1,HEX2,HEX3);assign LEDR=SW;decoder4_7 decoder4_7_01(SW[0+:4],HEX0);decoder4_7 decoder4_7_02(SW[4+:4],HEX1);decoder4_7 decoder4_7_03(SW[8+:4],HEX2);decoder4_7 decoder4_7_04(SW[12+:4],HEX3);endmodulemodule decoder4_7(input[3:0]a,);assign HEX[6]=~a[3]&~a[2]&~a[1]|a[2]&a[1]&a[0];assign HEX[5]=~a[3]&~a[2]&a[0]|~a[2]&a[1]|a[1]&a[0];assign HEX[4]=a[0]|a[2]&~a[1];assign HEX[3]=~a[3]&~a[2]&~a[1]&a[0]|a[2]&~a[1]&~a[0]|a[2]&a[1]&a[0];assign HEX[2]=~a[2]&a[1]&~a[0];assign HEX[1]=a[2]&~a[1]&a[0]|a[2]&a[1]&~a[0];assign HEX[0]=a[2]&~a[1]&~a[0]|~a[3]&~a[2]&~a[1]&a[0];endmodule第2部分二进制-BCD转换电路步骤1、新建QuartusII工程；2、编译，功能仿真；验证比较器、数据选择器和电路A的功能是否正确；3、编写电路B和7段显示译码电路的Verilog HDL代码。

使用DE2开发板上开关SW3-0代表输入V，使用HEX1和HEX0显示数字d1和d0。

确保引脚分配正确；4、编译，下载编译好电路到FPGA芯片中；5、拨动拨动开关SW3-0改变收入值V，观察输出显示以测试电路的正确性；代码//niqi 1307010213//top levelwmodule part2(input[3:0]SW,output[3:0]LEDR,);wire[2:0]a;wire z;wire[3:0]m;wire[6:0]b,HEX;assign LEDR=SW;compartor compartor_1(SW,z);circuit_A A(SW[2:0],a);mux_4bit_2to1 M(z,SW,{1'b0,a},m);circuit_B B(z,HEX1);decoder4_7 dec(m,HEX0);endmodule//7-segment decodermodule decoder4_7(input[3:0]a,output[6:0]HEX);assign HEX[6]=~a[3]&~a[2]&~a[1]|a[2]&a[1]&a[0];assign HEX[5]=~a[3]&~a[2]&a[0]|~a[2]&a[1]|a[1]&a[0];assign HEX[4]=a[0]|a[2]&~a[1];assign HEX[3]=~a[3]&~a[2]&~a[1]&a[0]|a[2]&~a[1]&~a[0]|a[2]&a[1]&a[0];assign HEX[2]=~a[2]&a[1]&~a[0];assign HEX[1]=a[2]&~a[1]&a[0]|a[2]&a[1]&~a[0];assign HEX[0]=a[2]&~a[1]&~a[0]|~a[3]&~a[2]&~a[1]&a[0];endmodule//circuit_Amodule circuit_A(input[2:0]v,output[2:0]a);assign a=v+3'o6;endmodule//circuit_Bmodule circuit_B(input b,output[6:0]HEX);assign HEX=b?7'b111_1001:7'b111_1111;endmodule//4-bit 2-to-1 multiplexermodule mux_4bit_2to1(input s,input[3:0]x1,x2,output[3:0]f);assign f=s?x2:x1;endmodule//Comparatormodule compartor(input[3:0]v,output z);assign z=(v>4'h9)?1'B1:1'B0;endmodule实验三锁存器、触发器和寄存器实验目的(1)掌握锁存器、触发器和寄存器的门级描述以及行为级描述；(2)掌握组合逻辑电路和基本存元件描述方式不同；(3)学习Quartus II功能仿真和时序仿真方法；(4)学习Quartus II的RTL Viewer和T echnology Viewer工具的使用；实验内容1.门控RS触发器的设计2.D锁存器的设计3.D触发器的设计第1部分门控RS触发器步骤1.新建Quartus II工程，选择目标器件为Cyclone II EP2C35F672C6。

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Verilog HDL实验报告

Verilog HDL实验报告

HDL实验报告专业电子科学与技术姓名学号指导老师1 实验一Modelsim仿真软件的使用1.1 实验目的(1)熟悉Modelsim 软件；(2)掌握Modelsim 软件的编译、仿真方法；(3)熟练运用Modelsim 软件进行HDL 程序设计开发。

1.2 实验步骤(1)学习使用Modelsim软件；(2)分析原理及功能；(3)用Verilog HDL编写程序；(4)编写测试程序进行仿真；(4)观察波形，分析仿真结果是否正确。

1.3 实验内容用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果。

1.4.1 程序module my_xor(ina,inb,out);input ina,inb;output out;assign out=ina^inb;endmodulemodule t_xor;reg ina,inb;wire out;initialbeginina=1'b0;forever #20 ina=~ina;endinitialbegininb=1'b0;forever #10 inb=~inb;endmy_xor tt(.ina(ina),.inb(inb),.out(out));endmodule2 实验二简单组合电路设计2.1 实验目的(1)掌握基于Modelsim 的数字电路设计方法；(2)熟练掌握HDL 程序的不同实现方法2.2 实验步骤(1)分析原理及功能；(2)根据原理用Verilog HDL编写程序；(3)编写测试程序进行仿真；(4)观察波形，分析仿真结果是否正确。

2.3 实验内容设计一个三人表决器(高电平表示通过) ，实验内容如下：(1)三个人，一个主裁判，两个副裁判；(2)规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。

使用Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种方法实现上述实验内容和testbench)。

Verilog HDL硬件描述语言实验报告

Verilog HDL硬件描述语言实验报告

Verilog HDL实验报告学院：应用科学学院班级：电科13-2班姓名：学号：实验一组合逻辑电路设计（1）实验目的(1)熟悉FPGA设计流程；(2)熟悉DE2开发板的基本元件使用(开关、发光二极管)；(3)学习基本组合逻辑元件的Verilog HDL设计以及实现(数据选择器)；(4)掌握连续赋值语句使用；实验内容本实验的目的是学习如何连接一个简单的外部输入、输出器件到FPGA 芯片以及如何在FPGA器件上实现逻辑电路控制简单外部器件。

考虑使用DE2开发板上拨动开关SW17-0(toggle Switch)作为电路的输入。

使用发光二极管(Light Emitt-ing Diodes，LEDs)和7段显示数码管(7-segment Display)作为电路的输出。

第1部分连续赋值语句步骤1、新建Quartus II工程，选择Cyclone II EP2C35F672C6作为目标芯片，该芯片是DE2开发板上的FPGA芯片；2、编写Verilog HDL代码加入到Quaruts II工程；3、引脚分配，并编译工程该工程；4、将编译好的电路下载到FPGA器件。

扳动拨动开关观察相应的发光二极管显示，验证电路功能是否正确；代码module part1(input wire[2:0]SW,output wire LEDR);wire r_g,s_g,qa,qb;and u1(r_g, SW[0], SW[1]);and u2(s_g, SW[1], SW[2]);nor u3(qa, r_g, qb);nor u4(qb, qa, s_g);assign LEDR = qa;endmodule第2部分简单的数据选择器步骤1 .新建Quartus II工程；2.在工程中加入8位宽的2选1数据选择器Verilog HDL代码。

使用DE2开发板上的SW17作为输入s，开关SW7-0作为输入X，SW15-8作为输入Y。

可编程逻辑实验报告(3篇)

可编程逻辑实验报告(3篇)

第1篇一、实验目的1. 熟悉可编程逻辑器件（FPGA）的基本原理和操作方法。

2. 掌握使用FPGA进行数字电路设计的流程。

3. 学会使用FPGA进行简单数字电路的设计与实现。

二、实验器材1. FPGA开发板2. 编译器软件（如Xilinx ISE、Vivado等）3. 实验指导书4. 实验数据线三、实验原理可编程逻辑器件（FPGA）是一种基于半导体工艺的可编程数字电路，具有高集成度、高速度、可重构性强等特点。

FPGA通过内部逻辑单元（如查找表、触发器等）来实现各种数字电路功能。

本实验主要涉及以下原理：1. 数字电路基本原理2. 可编程逻辑器件（FPGA）的基本结构和工作原理3. 编译器软件的使用方法四、实验步骤1. 熟悉开发板（1）认识开发板上的各个模块，如时钟模块、输入输出模块、存储器模块等。

（2）了解开发板上各个模块的功能和作用。

2. 设计数字电路（1）根据实验要求，设计所需的数字电路。

（2）使用原理图或HDL语言进行电路描述。

3. 编译与下载（1）使用编译器软件对设计的数字电路进行编译。

（2）生成比特流文件。

（3）将比特流文件下载到FPGA中。

4. 测试与验证（1）观察FPGA上各个模块的输出信号，验证电路功能是否正确。

（2）使用示波器等仪器进行波形观察，进一步验证电路功能。

五、实验内容1. 设计一个4位全加器（1）原理图设计：使用原理图编辑器设计4位全加器电路。

（2）HDL语言设计：使用HDL语言描述4位全加器电路。

（3）编译与下载：将设计的电路编译成比特流文件，下载到FPGA中。

（4）测试与验证：观察FPGA上各个模块的输出信号，验证4位全加器电路功能是否正确。

2. 设计一个8位奇偶校验器（1）原理图设计：使用原理图编辑器设计8位奇偶校验器电路。

（2）HDL语言设计：使用HDL语言描述8位奇偶校验器电路。

（3）编译与下载：将设计的电路编译成比特流文件，下载到FPGA中。

（4）测试与验证：观察FPGA上各个模块的输出信号，验证8位奇偶校验器电路功能是否正确。

Verilog HDL 实验报告

Verilog HDL 实验报告

Verilog实验报告班级：学号：姓名：实验1 :用 Verilog HDL 程序实现直通线1 实验要求：(1) 编写一位直通线的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 建议用模式 52 试验程序：module wl(in,out);input in;output out;wire out;assign out=in;endmodule3 测试基准：`include “wl.v”module wl_tb;reg in_tb;wire out_tb;initialbeginin_tb =0;#100 in_tb =1;#130 in_tb =0;endendmodule4 仿真图形：实验2 ：用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4)建议用模式 52 试验程序：module mux4_to_1 (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1, s0;reg out;always @ (s1 or s0 or i0 or i1 or i2 or i3)begincase ({s1, s0})2'b00: out=i0;2'b01: out=i1;2'b10: out=i2;2'b11: out=i3;default: out=1'bx;endcaseendendmodule3 测试基准：`include "mux4_to_1.v"module mux4_to_1_tb1;reg ain,bin,cin,din;reg[1:0] select;reg clock;wire outw;initialbeginain=0;bin=0;cin=0;din=0;select=2'b00;clock=0;endalways #50 clock=~clock;always @(posedge clock)begin#1 ain={$random} %2;#3 bin={$random} %2;#5 cin={$random} %2;#7 din={$random} %2;endalways #1000 select[0]=!select[0];always #2000 select[1]=!select[1];mux4_to_1 m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0])); endmodule4 仿真图形：实验3：用 Verilog HDL 程序实现十进制计数器1实验要求:(1) 编写十进制计数器的 Veirlog HDL 程序. 有清零端与进位端, 进位端出在输出为 9 时为高电平.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2 实验程序：module counter_10c (Q, clock, clear, ov);output [3:0] Q;output ov;input clock, clear;reg [3:0] Q;reg ov;initial Q=4'b0000;always @ (posedge clear or negedge clock)beginif (clear)Q<=4'b0;else if (Q==8)beginQ<=Q+1;ov<=1'b1;endelse if (Q==9)beginQ<=4'b0000;ov<=1'b0;endelsebeginQ<=Q+1;ov<=1'b0;endendendmodule3 测试基准：`include"./counter_10c.v"module counter_10c_tb;wire[3:0] D_out;reg clk,clr;wire c_out;reg[3:0] temp;initialbeginclk=0;clr=0;#100 clr=1;#20 clr=0;endalways #20 clk=~clk;counter_10c m_1(.Q(D_out),.clear(clr),.clock(clk),.ov(c_out)); endmodule4 仿真波形：实验4 ：用 Verilog HDL 程序实现序列检测器1 实验要求:、(1) 编写序列检测器的 Veirlog HDL 程序. 检测串行输入的数据序列中是否有目标序列5'b10010, 检测到指定序列后, 用一个端口输出高电平表示.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2试验程序：module e15d1_seqdet( x, z, clk, rst);input x,clk, rst;output z;reg [2:0] state;wire z;parameter IDLE = 3 'd0,A = 3'd1,B = 3'd2,C = 3'd3,D = 3'd4,E = 3'd5,F = 3'd6,G = 3'd7;assign z =(state==D && x==0)?1:0;always @(posedge clk or negedge rst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE: if(x==1)state<=A;else state<=IDLE;A: if (x==0)state<=B;else state<=A;B: if (x==0)state<=C;else state<=F;C: if(x==1)state<=D;else state<=G;D: if(x==0)state<=E;else state<=A;E: if(x==0)state<=C;else state<=A;F: if(x==1)state<=A;else state<=B;G: if(x==1)state<=F;else state <=G;default: state<=IDLE;endcaseendmodule３测试基准：`include"e15d1_seqdet.v"`timescale 1ns/1ns`define halfperiod 20module e15d1_seqdet_tb;reg clk, rst;reg [23:0] data;wire z;reg x;initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data= 20 'b1100_1001_0000_1001_0100;#(`halfperiod*1000) $stop;endalways #(`halfperiod) clk=~clk;always @ (posedge clk)begin#2 data={data[22:0],data[23]};x=data[23];ende15d1_seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); endmodule４仿真波形：。