第四章 时序逻辑电路

路径）决定的，因此限制了工作的最高频率（Pipelining流 水线）
时序逻辑电路——概述
异步时序逻辑电路 异步时序逻辑是设计上困难度最高的。最基本的储存元件是锁 存器。锁存器可以在任何时间改变它的状态，依照其它的锁存 器信号的变动，它们新的状态就会被产生出来。
异步电路的复杂度随着逻辑门的增加，而复杂性也 快速的增加，因此他们大部分仅仅使用在小的应用。
时序逻辑电路——触发器
时钟边沿检测的三种方法
方法一: 上升沿：clock’ event and clock=‘1’ 下降沿：clock’ event and clock=‘0’;
注意：if clock’ event and clock=‘1’语句后面不存在else分支。 当clock为std_logic类型时，也可以利用 if rising_edge(clk) 或If falling_edge(clk)进行时钟边沿检测。
variable rs: std_logic_vector(1 downto 0); begin
rs:=R&S; case rs is
when "00" => Q<='1'; Qbar<='1'; when "01" => Q<='1'; Qbar<='0'; when "10" => Q<='0'; Qbar<='1'; when others=>null; end case; end process; end behav;
没有统一的时钟脉冲信号，各触发器状态的变化不是同 时发生，而是有先有后。
按照 输出 信号 的特 点
米里（Mealy）型
输出状态不仅与存储电路的状态Q有关，而且与外部输 入X也有关。
摩尔（Moore）型
输出状态仅与存储电路的状态Q有关，而与输入X无直 接关系。或者没有单独的输出。
时序逻辑电路——概述
注意：顺序结构中的 Null状态等同于并行结 构中的Unaffected。
时序逻辑电路——锁存器
RS锁存器的仿真波形如下：
由图可见，由于在时序仿真中有器件的延时，锁存器 的状态变化迟于输入信号的变化
时序逻辑电路——锁存器
D锁存器
D锁存器与RS锁存器类似，只是在功能上实现的目的不同。
•VHDL描述:
process(D, Enable) begin
if (Enable=‘1’) then Q<=D; end if; end process; End behav;
点评： D锁存器通过条件涵盖不完整的if
语句 产生寄存器； 敏感参数表包含D、Enable，综
合后 形成一个电平触发的锁存 器
时序逻辑电路——锁存器
由于时序逻辑电路，包含的存 x1 储电路，因此不能采用组合逻 xn 辑电路的描述方式。时序电路 引进了现态和次态的概念。使 用逻辑表达式进行描述。描述 方式如下：
逻辑关系：
…… ……
组合逻辑电路
q1
qj
存储电路
z1 zm
y1 yk
zm
f
m
(
x
1
,
x
2
,
,
x
n
,
q1n
,
q
n 2
,
,
q
n j
)
输出方程
yk
end process; End var;
点评：当state定义为变 量时，其有效范围在 process内。因此，Q和 Q非的赋值语句只能放在 process里面。
时序逻辑电路——触发器
带有Q非的D触发器的仿真
信号法的仿真波形：
变量法的仿真波形：
时序逻辑电路——触发器
JK触发器
•真值表:
•JK触发器:
方法二： 利用WAIT语句启动进程，检测colck的上升沿。
方法三： 使用PROCESS语句和IF语句相结合实现。当colck发生跳变的时候 启动PROCESS进程，而在执行IF语句时，满足clock=‘1’时才对Q 进行赋值更新，所以相当于clock发生跳变且跳变为‘1’时，将D 赋给Q，实际上就是D触发器的描述。
…… ……
组合逻辑电路
q1
qj
存储电路
结构框图
z1 zm
y1 yk
时序逻辑电路——概述
时序逻辑电路——有记忆功能
从逻辑上讲，时序电路在任一时刻的输出不仅 取决于该时刻的输入，而且还和电路原来的状 态有关
从结构上讲，时序电路不仅仅由逻辑门组成，还包含 有存储信息的有记忆能力的电路：触发器、寄存器等
时序逻辑电路——概述
Q,Qbar:OUT std_logic;)
END D_FF;
ARCHIECHTURE behav OF D_FF IS
BAGIN
PROCESS(clock) IF rising_edge(clock) THEN
错误：在时钟上升沿
Q<= D; Qbar<= NOT D;
下有两个赋值，这样就会
END IF; END PROCESS;
时序脉冲只接入了第一
块触发器，异步动作
CP
1J C1
Q0
1K
FF0
1J Q1 C1 1K
FF1
1J C1 1K
FF2
&Z
Q2
时序逻辑电路——锁存器 锁存器的设计
时序逻辑电路——锁存器
锁存器 为了与触发器相类比，我们先介绍锁存器。锁存器是一种 电平敏感的寄存器，典型的例子有RS锁存器与D锁存器。
RS锁存器： •真值表：
时序逻辑电路——触发器
JK触发器的VHDL描述
Entity JK_FF is port ( J, K: in std_logic; clock,reset:in std_logic; Q, Qbar : out std_logic );
End JK_FF; Architecture behav of JK_FF is
--方法二 process
begin wait until (clk=‘1’) ;
--等同于 wait until clk’event and clk=‘1’； Q<=D;
end process; End behav;
--方法一
process(clk) begin if ( clk’s event and clk=‘1’) then Q<=D; end if; end process;
end if; end process;
Q<=state; Qbar<=not state ; end behav;
注意：CASE语句要完整,所以在CASE JK的时候要加 when others =>null;
End behav;
方法二 process(clk)
begin if (clk=‘1’) then Q<=D;
--利用进程启动特性产生对clk的边沿检测 end if ;
end process; end behav;
时序逻辑电路——触发器
触发器的仿真波形如下
当时钟上升沿到来时，把D的值赋给Q，之后保持不变。 到下一个时钟上升沿到来时，再次把D的值赋给Q。
时序逻辑电路——触ቤተ መጻሕፍቲ ባይዱ器
带有Q非的D触发器 由下图可知，与D触发器相比，该触发器多了Qbar与低电 平有效的异步复位信号
带有Q非的D触发器
带有Qbar的D触发器
D触发器
时序逻辑电路——触发器
带有Q非的D触发器应该如何描述？
ENTITY D_FF IS
PORT(D,clock:IN std_logic;
•电路结构图：
时序逻辑电路——锁存器
Library ieee; Use ieee.std_logic_1164.all; Entity SR_latch2 is
port ( S, R: in std_logic ; Q, Qbar :out std_logic);
End SR_latch2; Architecture behav of R_latch2 is Begin process ( R , S )
引入两个D触发器而不是一
END behav；
个触发器。
时序逻辑电路——触发器
带有Q非的D触发器应该如何描述？
正确描述一
(信号法)
Architecture sig of D_FF is signal state: std_logic ;
Begin process( clock, reset) begin if (reset=‘0’) then state<=‘0’; else if rising_edge(clock) then state<=D; end if; end process; Q<=state; Qbar<=not state ;
Library ieee; Use ieee.std_logic_1164.all; Entity D_latch is
port ( D, Enable: in std_logic ; Q: out std_logic );
End D_latch; Architecture behav of D_latch is Begin
FF2
时序逻辑电路——概述
同步时序逻辑电路
优点： 简单。每个电路里的运算必须要在时钟的两个脉冲之间固定的 间隔内完成，称为一个时钟周期。满足该条件下的电路是可靠
的。
缺点： ➢ 功耗大，时钟是高频率信号，而时钟必须分布到各个触发器