数字系统设计(上)

数字系统设计知识点数字系统设计是计算机工程和电子工程中的重要内容，涵盖了多种关键概念和技术。

本文将介绍数字系统设计的一些基础知识点，包括数字系统的基本原理、数字电路的构建和设计、以及数字系统中常见的编码和调制技术。

一、数字系统的基本原理数字系统是由数字电路组成的，其中的信息以二进制形式表示。

数字电路由数字逻辑门组成，可以执行布尔运算。

数字系统的基本原理包括以下几个关键概念：1. 二进制系统：数字系统采用二进制表示，即使用0和1来表示逻辑状态。

二进制是一种计数系统，它只使用两个数字来表示所有的值。

2. 布尔代数：布尔代数是描述和操作逻辑关系的一种数学工具。

它基于三个基本运算：与、或和非。

布尔代数可以用于设计和分析数字逻辑电路。

3. 逻辑门：逻辑门是数字电路的基本构件，用于执行逻辑运算。

常见的逻辑门包括与门、或门、非门等。

通过组合逻辑门可以构建复杂的数字电路。

二、数字电路的构建和设计数字电路是数字系统的基础，它由逻辑门和触发器等元件组成。

数字电路的构建和设计需要考虑以下几个因素：1. 逻辑门的组合与实现：通过组合不同类型的逻辑门可以实现多种逻辑功能。

例如，与门和或门的组合可以实现任意布尔函数。

设计者需要根据具体需求选择适当的逻辑门组合。

2. 状态机设计：状态机是一种具有离散状态的数字电路。

它由状态寄存器、组合逻辑和输出逻辑组成。

设计者需要根据系统需求定义状态和转移条件，然后选择适当的触发器和逻辑门实现状态机。

3. 模时序系统设计：模时序系统是一种具有时序行为的数字电路。

它由触发器和组合逻辑构成，可以实现时序逻辑功能。

设计者需要考虑时钟信号、触发器类型和时序逻辑的实现方式。

三、编码和调制技术在数字系统设计中，编码和调制是常用的技术，用于将信息从一种形式转换成另一种形式。

1. 数字编码：数字编码用于将数字或字符等信息转换为二进制形式。

常见的数字编码包括BCD码、格雷码和ASCII码等。

不同的编码方式可以适用于不同的应用场景。

绪论1.什么是信号处理电路？它通常由哪两大部分组成？信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。

它通常有高速数据通道接口和高速算法电路两大部分组成。

2.为什么要设计专用的信号处理电路？因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。

通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。

微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。

3.什么是实时处理系统？实时处理系统是具有实时响应的处理系统。

4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。

5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？不能，因为基础算法的描述和验证通常用C语言来做。

如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。

6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提高设计效率？首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。

C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。

1、12进位选择加法器原理图32位进位选择加法器原理图仅仅是将12位进位选择加法器原理图中虚线框内的模块再向后重复5次，这就构成了32位进位选择加法器原理图。

2、Verilog模块根据上图可以将进位选择加法器在结构上分为四个模块：①四位先行进位加法器adder_4bits②四位数据选择器mux_2to1③高四位选择加法器（虚线框内部分）adder_high_4bits④顶层设计32位进位选择加法器adder_32_bits3、Verilog代码# 四位先行进位加法器module adder_4bits(a,b,s,ci,co);parameter N=4;input[N-1:0] a;input[N-1:0] b;input ci;output[N-1:0] s;output co;wire [N-1:0] c;wire [N-1:0] g;wire [N-1:0] p;assign g=a&b;assign p=a|b;assign c[0]=g[0]||(p[0]&&ci);assign c[1]=g[1]||(p[1]&&g[0])||(p[1]&&p[0]&&ci);assign c[2]=g[2]||(p[2]&&g[1])||(p[2]&&p[1]&&g[0])||(p[2]&&p[1]&&p[0]&&ci);assignc[3]=g[3]||(p[3]&&g[2])||(p[3]&&p[2]&&g[1])||(p[3]&&p[2]&&p[1]&&g[0])||(p[3]&&p[2]&&p[1]&&p[0]&&ci);assign s[0]=p[0]&~g[0]^ci;assign s[1]=p[1]&~g[1]^c[0];assign s[2]=p[2]&~g[2]^c[1];assign s[3]=p[3]&~g[3]^c[2];assign co=c[3];endmodule# 四位数据选择器module mux_2to1 (out,in0,in1,sel);parameter N=4;output[N:1] out;input[N:1] in0,in1;input sel;assign out=sel?in1:in0;endmodule# 高四位选择加法器module adder_high_4bits(a,b,ci,co,s);parameter N=4;input[N-1:0] a;input[N-1:0] b;input ci;output[N-1:0] s;output co;wire [N-1:0] sum1,sum0;wire co1,co0,cand;adder_4bits #(4) adder_1(.a(a),.b(b),.s(sum1),.ci(1'b1),.co(co1)); adder_4bits #(4) adder_2(.a(a),.b(b),.s(sum0),.ci(1'b0),.co(co0)); mux_2to1 #(4) mux1(.in0(sum0),.in1(sum1),.sel(ci),.out(s)); and G1(cand,ci,co1);or G2(co,cand,co0);endmodule# 顶层设计32位进位选择加法器module adder_32bits(a,b,s,ci,co);parameter N=32;input [N-1:0] a;input [N-1:0] b;input ci;output [N-1:0] s;output co;wire co1,co2,co3,co4,co5,co6,co7;adder_4bits #(4) adder1(.a(a[3:0]),.b(b[3:0]),.ci(ci),.s(s[3:0]),.co(co1));adder_high_4bits #(4) adder2(.a(a[7:4]),.b(b[7:4]),.ci(co1),.s(s[7:4]),.co(co2));adder_high_4bits #(4) adder3(.a(a[11:8]),.b(b[11:8]),.ci(co2),.s(s[11:8]),.co(co3));adder_high_4bits #(4) adder4(.a(a[15:12]),.b(b[15:12]),.ci(co3),.s(s[15:12]),.co(co4));adder_high_4bits #(4) adder5(.a(a[19:16]),.b(b[19:16]),.ci(co4),.s(s[19:16]),.co(co5));adder_high_4bits #(4) adder6(.a(a[23:20]),.b(b[23:20]),.ci(co5),.s(s[23:20]),.co(co6));adder_high_4bits #(4) adder7(.a(a[27:24]),.b(b[27:24]),.ci(co6),.s(s[27:24]),.co(co7));adder_high_4bits #(4) adder8(.a(a[31:28]),.b(b[31:28]),.ci(co7),.s(s[31:28]),.co(co)); endmodule4、仿真结果①四位先行进位加法器进行仿真，结果如下如图所示，a=0101,b=1010,ci=1；sum=0000，cout=1；仿真正确。

第1章习题1.1 名词解释PROM CPLD FPGA ASICJTAG边界扫描FPGA/CPLD编程与配置逻辑综合PAL EDA GAL IP-CORE ISP ASIC RTL FPGA SOPC CPLDIP-CORE SOC和SOPC EDA/CAD1.2 现代EDA技术的特点有哪些？采用HDL描述、自顶向下、开放标准、具有完备设计库1.3 什么是Top-down设计方式？（P4）1.4 数字系统的实现方式有哪些？各有什么优缺点？74LS系列/4000系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FPGA等可编程器件来设计：用HDL描述、设计难度小、调试仿真方便，开发费用低，但单位成本较高，适合小批量应用专用集成电路设计：设计掩模成本高，适合大批量应用1.5什么是IP复用技术？IP核对EDA技术的应用和发展有什么意义？（P5）IP可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模SOC设计提供开发基础、和开发平台。

1.6 用硬件描述语言设计数字电路有什么优势？优势：可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析，与工艺无关。

1.8 基于FPGA/CPLD的数字系统设计流程包括哪些步骤？（P8 图1.7）1.9 什么是综合？常用的综合工具有哪些？HDL→RTL→门级→网表的描述转换过程ALTERA:MAX-PLUSII，Quartus, Xilinx:ISE , Lattice: ispLERVER1.10 功能仿真与时序仿真有什么区别？功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时1.11 数字逻辑设计描述分哪几个层级，各有什么特点。

1.12、为何任意组合逻辑电路可用通用的与阵列、或阵列组合来实现。

可表示为布尔代数方程，由乘积项的和表示1.13 FPGA与CPLD在实现方式或内部结构上的主要区别查表、与或阵列1.14 VerilogHDL与计算机程序设计语言主要区别（描述并行电路行为或结构、描述的串行指令流）1.15 简述“逻辑综合”功能作用。

数字会议系统设计方案一、引言随着科技的快速发展，数字会议系统在企业和机构中的作用日益凸显。

它不仅能帮助提高会议效率，还能提升会议体验，使远程参与变得更加便捷。

本文将详细阐述数字会议系统的设计方案，包括系统架构、功能需求、设备选择、实施步骤以及维护策略。

二、系统架构数字会议系统的架构应包括以下主要部分：1、视频会议设备：用于视频通话和屏幕共享，可选择高清摄像头和麦克风，以及用于数据传输的高速网络。

2、显示设备：如大屏幕电视、投影仪或电子白板，用于显示会议内容。

3、输入设备：如键盘、鼠标和触摸屏，用于与会议系统互动。

4、控制系统：用于管理会议流程，包括音视频设备的控制、内容展示的切换等。

5、服务器：用于存储会议数据和处理音视频流。

三、功能需求数字会议系统应具备以下功能：1、音视频通话：支持多人同时语音通话和视频通话。

2、屏幕共享：支持将电脑屏幕内容共享给其他参与者。

3、数据协作：支持多人同时操作同一份文档或PPT。

4、会议录制：支持将会议录制并保存为视频文件。

5、投票和问卷调查：支持在线投票和问卷调查功能。

6、远程白板：支持远程白板功能，允许参与者在线涂鸦和注释。

7、多语言翻译：支持实时多语言翻译功能。

8、集中管理：支持对会议进行集中管理和控制，如管理参与者、设定议程等。

9、安全性：保证数据的安全性和隐私性。

10、可扩展性：支持未来可能的扩展和升级需求。

四、设备选择在选择设备时，应考虑以下因素：1、性能：应选择高性能的设备，以保证会议的顺畅进行。

2、兼容性：应选择与现有设备和未来可能升级的设备兼容的设备。

3、易用性：应选择易于使用和维护的设备。

4、安全性：应选择具有高级安全功能的设备，如加密通信、防火墙等。

5、可扩展性：应选择可扩展的设备，以适应未来的需求变化。

6、成本效益：在满足性能和功能需求的前提下，应选择具有竞争力的价格和良好性价比的设备。

7、服务支持：应选择提供良好服务支持的设备供应商，以确保设备的稳定运行和及时维护。

1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ 1）。

①设计输入②设计输出③仿真④综合2．VHDL属于（ 2）描述语言。

①普通硬件②行为③高级④低级3．在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA 来说是产生（ 2）文件。

①熔丝图②位流数据③图形④仿真5．在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ 2）。

①仿真器 ②　综合器 ③　适配器 ④　下载器6、在下列可编程逻辑器件中，属于易失性器件的是（ C）。

A、PROMB、CPLDC、FPGAD、PAL7、以下四种PLD器件那个不是非易失型的（ D）.A、PROMB、EPLDC、EEPROMD、基于SRAM编程元件8、以下选项中其结构是由可编程与阵列和可编程或阵列构成的是（ C ）？A、PROMB、PLAC、PLAD、GAL9、一下编程软件不是用浮栅编程技术的是（ D）A、EPROMB、EEPROMC、FLASHD、PROM10、将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件的是（ B）？A、综合器B、适配器C、下载器D、编程11.不属于IP模块类型的是（D）A固核 B软核 C硬核 D黑核12.下类属于功能彷真的是（D）A考虑信号的时延 B考虑信号的大小C考虑信号的规律 D不考虑信号的时延13.下类不属于简单PLD的是（B）A PLAB PROMC PALD GAL14、EDA技术发展的第二阶段是（B）A、CADB、CAEC、EDAD、PLD15、（B）指的是以版图形式实现的设计模块。

A、软核B、硬核C、固核D、散核16、可编程逻辑阵列是（C）A、PROMB、PALC、PLAD、GAL17、查找表的原理类似于ROM，其物理结构是静态存储器（SRAM），N个输入项的逻辑函数可以由一个（A）位容量的SRAM来实现。

A、2B、2C、2D、2-118、QuartusⅡ进行EDA设计开发过程中的综合、适配属于（D）步骤中。

数字系统的设计方法
1.自下而上的设计方法
数字系统自下而上的设计是一种摸索法，设计者首先将规模大、功能简单的数字系统按规律功能划分成若干子模块，始终分到这些子模块可以用经典的方法和标准的规律功能部件进行设计为止，然后再将子模块按其连接关系分别连接，逐步进行调试，最终将子系统组成在一起，进行整体调试，直到达到要求为止。

这种方法的特点是:
(1)没有明显的规律可循，主要靠设计者的实践阅历和娴熟的设计技巧，用逐步摸索的方法最终设计出一个完整的数字系统。

(2)系统的各项性能指标只有在系统构成后才能分析测试。

假如系统设计存在比较大的问题，也有可能要重新设计，使得设计周期加长、资源铺张也较大。

2.自上而下的设计方法
自上而下的设计方法是，将整个系统从规律上划分成掌握器和处理器两大部分，采纳ASM 图或RTL语言来描述掌握器和处理器的工作过程。

假如掌握器和处理器仍比较简单，可以在掌握器和处理器内部多重地进行规律划分，然后选用适当的器件以实现各个子系统，最终把它们连接起来，完成数字系统的设计。

设计步骤：
（1）明确所要设计系统的规律功能。

（2）确定系统方案与规律划分，画出系统方框图。

（3）采纳某种算法描述系统。

（4）设计掌握器和处理器，组成所需要的数字系统。

交通灯控制电路摘要在一个交通繁忙的十字路口，没有交通灯来控制来往车辆和行人的通行，假设也没有交警，那会发生什么事情呢？后果是难以想象的，可能会陷入一片混乱，甚至瘫痪。

当然我们每个人都不希望这样。

我们作为社会的一员，每人都有责任为它的更加先进和快捷做出力所能及的事情。

我设计的这个交通控制系统可以通过交通灯控制东西方向车道和南北方向车道两条主次交叉道路上的车辆交替运行,用以减少交通事故的发生概率。

并且经过这次实验使得我对电子技术课程内容的理解和掌握有了更深一层的认识，也学会使用半导体元件和集成电路，掌握电子电路的基本分析方法和设计方法，进一步提高分析解决实际问题的综合能力，也为将来的就业或继续深造做好准备。

一、任务在城市道路上的交叉路口一般设置有交通灯，用于管理两条道路通行车辆。

现有一条主干道和一条支干道的汇合点形成十字交叉口，为确保车辆安全、迅速的通行，在交叉路口的每条道上设置一组交通灯，交通灯由红、黄、绿3色组成。

红灯亮表示此通道禁止车辆通过路口；黄灯亮表示此通道未过停车线的车辆禁止通行，已过停车线的车辆继续通行；绿灯亮表示该通道车辆可以通行。

要求设计一交通灯控制电路以控制十字路口两组交通灯的状态转换，指挥车辆安全通行。

指挥车辆安全通行。

设计要求1、基本要求（1）设计一个十字路口交通灯控制电路，要求主干道与支干道交替通行。

主干道通行时，主干道绿灯亮，支干道红灯亮，时间为60秒。

支干道通行时，支干道绿灯亮，主干道红灯亮，时间为30秒。

（2）每次绿灯变红灯时，要求黄灯先亮5秒钟。

此时另一路口红灯也不变。

（3）黄灯亮时，要求黄灯闪烁，频率为1Hz。

2、发挥部分要求在绿灯亮（通行时间内）和红灯亮（禁止通行时间内）均有倒计时显示。

二、设计方案选取与论证1、所选方案的理由：本设计的交通灯控制电路是综合运用了74LS192芯片、7474芯片和NE555芯片等的集成电路。

根据任务要求，用单片机或分立组件来实现是比较容易的，但是由于要求不能使用单片机设计，因此使用数字电路课程里学过的知识，运用它们来设计分析电路。