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计算机组成原理课程设计报告(2013/2014第二学期------第19周)指导教师：许建龙张芳班级：12计科2班姓名：学号：计算机组成原理大型实验任务书（计算机12级1、2、3班和实验班）一、实验目的：深入了解计算机各种指令的执行过程，以及控制器的组成，指令系统微程序设计的具体知识，进一步理解和掌握动态微程序设计的概念；完成微程序控制的特定功能计算机的指令系统设计和调试。
二、实验说明：要进行这项大型实验，必须清楚地懂得：（1）TEC-2机的功能部件及其连接关系；（2）TEC-2机每个功能部件的功能与具体组成；（3）TEC-2机支持的指令格式；（4）TEC-2机的微指令格式，AM2910芯片的用法；（5）已实现的典型指令的执行实例，即相应的微指令与其执行次序的安排与衔接；（6）要实现的新指令的格式与功能。
三、实验内容：选定指令格式、操作码，设计如下指令：（1）把用绝对地址表示的内存单元A中的内容与内存单元B中的内容相加，结果存于内存单元C中。
指令格式：D4××，ADDR1，ADDR2，ADDR3 四字指令（控存入口100H）功能： [ADDR3]=[ADDR1]+[ADDR2]（2）将一通用寄存器内容减去某内存单元内容，结果放在另一寄存器中。
指令格式：E0 DR SR，ADDR （SR，DR源、目的寄存器各4位）双字指令（控存入口130H）功能： DR=SR - [ADDR]（3）转移指令。
判断两个通用寄存器内容是否相等，若相等则转移到指定绝对地址，否则顺序执行。
指令格式：E5 DR SR，ADDR 双字指令（控存入口140H）功能： if DR==SR goto ADDR else 顺序执行。
设计：利用指令的CND 字段，即IR 10~8，令IR 10~8=101，即CC=Z则当DR==SR 时Z=1，微程序不跳转，接着执行MEM PC （即ADDR PC ） 而当DR!=SR 时Z=0，微程序跳转至A4。
计算机组成原理课程设计报告专业：网络工程学号：学生姓名：指导教师：2012年月日1 课程设计的题目和内容 (3)1.1课程设计的题目 (3)1.2课程设计完成的内容 (3)2 课程设计的基本要求 (3)3 课程设计的具体步骤 (4)3.1完成系统的总体设计 (4)3.2设计控制器的逻辑结构框图 (4)3.3设计机器指令格式和指令系统 (5)3.4设计时序产生器电路 (5)3.5设计微程序流程图 (6)3.6设计操作控制器单元（即微程序控制器） (6)3.7设计单元电路 (7)3.8编写汇编语言源程序 (8)3.9机器语言源程序 (8)3.10编译和功能仿真 (9)3.11主要器件电路图 (9)3.12机器语言源程序的功能仿真波形图及结果分析 (10)4 故障现象和故障分析 (12)5 心得体会 (13)6 软件清单 (13)7 附录表（微程序流程图） (31)1 课程设计的题目和内容1.1 课程设计的题目设计一台嵌入式CISC模型计算机（采用定长CPU周期、联合控制方式），并运行能完成一定功能的机器语言程序进行验证，实现方法如下：●连续输入5个有符号整数（8位二进制补码表示，用十六进制数输入），求最大的负数并输出显示。
说明：①5个有符号数从外部输入；②一定要使用符号标志位（比如说SF），并且要使用为负的时候转移（比如JS）或不为负的时候转移（比如JNS）指令。
第二类（最高成绩为“良”）：采用单数据总线结构的运算器，不采用RAM；1.2 课程设计完成的内容1.完成系统的总体设计，画出模型机数据通路框图；2.设计微程序控制器（CISC模型计算机）的逻辑结构框图；3.设计机器指令格式和指令系统；4.设计时序产生器电路；5.设计所有机器指令的微程序流程图；6.设计操作控制器单元；在CISC模型计算机中，设计的内容包括微指令格式（建议采用全水平型微指令）、微指令代码表（根据微程序流程图和微指令格式来设计）和微程序控制器硬件电路（包括地址转移逻辑电路、微地址寄存器、微命令寄存器和控制存储器等。
实验11 位同步提取实验通信1301王少丹201308030104 一、实验目的1．掌握数字基带信号的传输过程；2．熟悉位定时产生与提取位同步信号的方法。
二、实验仪器1．复接/解复接、同步技术模块，位号I2．时钟与基带数据发生模块，位号：G3．信道编码与ASK、FSK、PSK、QPSK调制，位号：A、B位4．PSK QPSK解调模块，位号C5．100M双踪示波器1台三、实验原理数字通信系统能否有效地工作，在相当大的程度上依赖于发端和收端正确地同步。
同步的不良将会导致通信质量的下降，甚至完全不能工作。
通常有三种同步方式：即载波同步、位同步和群同步。
在本实验中主要分析位同步。
实现位同步的方法有多种，但可分为两大类型：一类是外同步法；另一类是自同步法。
所谓外同步法，就是在发端除了要发送有用的数字信息外，还要专门传送位同步信号,到了接收端得用窄带滤波器或锁相环进行滤波提取出该信号作为位同步之用。
所谓自同步法，就是在发端不专门向收端发送位同步信号，而收端所需要的码元同步信号是设法从接收信号中或从解调后的数字基带信号中提取出来。
这种方法大致可分为滤波法和锁相法。
滤波法是利用窄带滤波器对含定时信息的归零二进制序列（通常占空比为50%）进行滤波，从中滤出所要的位同步分量，并整形、移相等处理，即可得到规则的位同步脉冲信号，但对于无定时信息的非归零二进制序列，则先要进行微分和整流等变换，使之含有定时信息后，才能用窄带滤波器实施滤波。
锁相法是指利用锁相环来提取位同步信号的方法，本实验平台选用锁相法进行位同步提取的。
锁相法的基本原理是，在接收端采用鉴相器比较接收码元和本地产生的位同步信号的相位，如两者相位不一致，则鉴相器输出误差信号去控制本地位同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。
数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连续的；常用的数字锁相环的原理方框图如图11-1所示。
一种基于FPGA的新型位同步时钟提取方案及实现2 位同步时钟提取方案的原理本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示：图1 码流滞后于本地时钟△T示意图图2码流超前于本地时钟△T示意图从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。
用VHDL语言描述为：if (code_in’event and code_in=’1’) thenif (code_in and clk)=’1’ thenq<=’1’elseq<=’0’end ifend if程序中输出信号q可作为控制电路的输入信号。
本设计方案的系统框图如图3所示：框图中，鉴相器作用是鉴别出码流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。
控制计数器的计数输出用来控制相位调整选择模块的选择端。
相位调整选择模块由相位调整和相位选择功能。
图3 系统功能框图3 设计实现依据图3系统功能框图，利用Altera 公司的Quartus II 设计软件，采用自顶向下的模块化设计方法，用VHDL 语言和电路原理图混合输入设计对位同步时钟提取电路的各个部件分别进行设计。
本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用两个与门和一个D触发器就可以实现，如图4 所示。
图中的的第二个与门(inst23)是为了实现D触发器的时钟输入端与数据输入端同步。
控制计数器设计使用QuartusII的MegaWizard Plug_InManager工具来实现一个简单的双向数器，计数方向由鉴相器输出q控制，q为1则计数器向上计数，q为0则计数器向下计数，计数系数由Count Modulus设定，设定的数值要求等于分频器的分频系数N。
课程设计任务书学生姓名：专业班级：指导教师：阙大顺王虹工作单位：信息工程学院题目: 位同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：位同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Communications. 北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日目录1 软件介绍 (2)2 设计原理 (3)3 设计思路 (4)设计方法 (4)思路流程 (4)4 电路仿真 (6)4.1 码型变换模块 (6)鉴相模块 (7)控制调节模块 (8)5 运行结果与总结 (9)6 总电路图 (10)7 心得体会 (11)8 参考文献 (12)9 成绩评定表 (13)1 Xilinx ISE软件介绍Xilinx ISE硬件设计工具。
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12小时数字钟电路设计(共15页) -本页仅作为预览文档封面，使用时请删除本页-沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：12小时数字钟电路设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：20姓名：指导教师：胡光元完成日期：2016 年 1月 13 日目录第1章总体设计方案 (1)设计原理 (1)设计思路 (1)设计环境 (1)第2章详细设计方案 (1)算法与程序的设计与实现 (2)流程图的设计与实现 (3)第3章程序调试与结果测试 (4)程序调试 (4)列举出调试过程中存在的问题 (7)程序测试及结果分析 (5)参考文献 (6)附录（源代码） (8)第1章总体设计方案1.1设计原理通过Verilog语言，编写12小时数字钟电路设计与实现的Verilog程序，一般的做法是底层文件用verilog写代码表示，顶层用写的代码生成的原理图文件链接组成，最后在加上输入输出端口。
采用自上而下的方法，顶层设计采用原理图设计输入的方式。
1.2设计思路1.实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。
2.手动校准。
按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。
1.3设计环境（1）硬件环境•伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由………•COP2000集成调试软件COP2000集成开发环境是为………….（2）EDA环境•Xilinx foundation 设计软件Xilinx foundation 是Xilinx公司的可编程期间………….第2章详细设计方案算法与程序的设计与实现（1）秒钟计时器由于秒计数器为60进制计数器，所以以秒计数器作为示例说明其编程思想。
其中秒计数器模块在程序中为always @(posedge clk)的程序段，由上面分析得秒计数器由一个十进制计数器与一个六进制计数器组成，程序中有second0表示秒计数器低位即10进制计数器，second1表示秒计数器的高位为一个六进制计数器。
位同步提取设计课程设计一、课程目标知识目标：1. 学生能理解位同步的概念，掌握位同步提取的基本原理；2. 学生能够运用所学知识，分析并设计简单的位同步提取电路；3. 学生了解位同步提取在实际通信系统中的应用及其重要性。
技能目标：1. 学生通过实验和仿真，能够实际操作位同步提取过程，提升实践技能；2. 学生能够运用数学工具和分析方法，解决位同步提取中的问题；3. 学生能够小组合作，进行有效沟通，共同完成位同步提取设计方案。
情感态度价值观目标：1. 学生培养对通信原理的兴趣，激发探索精神和创新意识；2. 学生通过学习，认识到科技发展对社会进步的重要性，增强社会责任感；3. 学生在小组合作中，学会尊重他人意见，培养团队协作精神。
课程性质：本课程为通信原理的实践应用课程，结合理论知识和实际操作，提高学生的综合能力。
学生特点：学生为高二年级，已具备一定的电子线路基础和数学分析能力，对通信原理有一定了解。
教学要求：结合学生特点，注重理论与实践相结合，鼓励学生动手实践，培养解决实际问题的能力。
在教学过程中，注重引导学生主动探究，激发学生的学习兴趣和创新能力。
通过小组合作，培养学生团队协作精神和社会责任感。
课程目标分解为具体学习成果，以便于后续教学设计和评估。
二、教学内容本章节教学内容以《通信原理》教材中“位同步提取”章节为基础，结合以下内容展开：1. 位同步提取基本原理：介绍位同步的概念，同步提取的原理和方法，包括插入导频法、自相关法和锁相环法等；- 教材章节：第三章第五节“位同步提取技术”2. 位同步提取电路设计：分析并设计简单的位同步提取电路，包括电路原理、参数计算和应用实例；- 教材章节：第三章第六节“位同步提取电路的设计与应用”3. 位同步提取在实际通信系统中的应用：介绍位同步提取在数字通信、光纤通信等领域的应用；- 教材章节：第三章第七节“位同步提取在实际通信系统中的应用”4. 实践操作与仿真：安排学生进行位同步提取实验，利用相关软件进行仿真，加深对位同步提取原理和电路设计的理解；- 教材章节：第三章实验“位同步提取实验”教学进度安排：第一课时：位同步提取基本原理第二课时：位同步提取电路设计第三课时：位同步提取在实际通信系统中的应用第四课时：实践操作与仿真教学内容科学系统，注重理论与实践相结合，旨在帮助学生掌握位同步提取技术，提高通信原理应用能力。
南昌大学信息科学与技术学院《计算机组成原理》课程设计（实训）报告书题目：简单计算机系统设计与实现专业：计算机科学与技术班级：1012*名：**学号：12指导老师：**设计时间：2012年4月9日~ 2012年4月13日目录《计算机组成原理》课程设计（实训）报告书 (1)1.实验目的 (3)2.实验内容 (3)3.实验任务 (3)4.设计过程 (4)4.1 需求分析 (6)4.2功能分析 (6)4.3所用器件分析 (7)4.4测试步骤 (11)5.实验结果 (12)6. 课程设计问题及解决方案 (13)7.心得体会 (14)8.参考文献 (15)1实验目的1.加深对冯·诺依曼体系结构计算机组成及其各部分功能的理解，进一步建立整机的概念。
2.加深对计算机数据通路的理解，熟悉计算机指令系统、时序控制信号的生成，完成一个简单计算机系统的设计。
3.锻炼初步的计算机系统分析和设计能力。
4.锻炼分析、定位和排除故障的能力。
2实验内容基于冯·诺依曼体系结构，架构一个简单计算机系统。
在设计过程中，利用PROTEUS软件的仿真功能进行仿真分析及调试定位，最终生成一个能完成简单指令及运算的计算机系统。
对主要的数据流和控制流通过LED适时显示信息。
3实验任务1．根据课程设计指导书的要求，制定出设计方案；2．画出自己所设计计算机系统的原理框图和器件连接图，分析器件连接图中各器件不同引脚的功能，哪些可以固定连接，哪些需要通过外接信号来控制，以及这些控制信号的有效形式；3.利用PROTEUS模拟仿真，布线、调试、验收;4.课程设计报告和总结。
4设计过程4.1 需求分析在本次课程设计中，我们需要根据计算机的各个部件先画出简单的框图和总体设计的框图，然后在框图的基础上选择适当的芯片实现各自的功能，在这次计算机系统设计中，主要是先实现运算器部分，保证运算的正确性，然后设计存储部分。
4.1.1.简单框图如下：：4.1.2.总体设计框图如下：4.2 功能分析在这个计算机系统中，运用了计算机所能识别的二进制形式进行简单加减运算，实现将二进制程序存入内存的芯片中，然后开始执行检测，通过开关输入数据，并给其地址，存入存储器中，再输入第二个数时，同样存入存储器，经调试LED显示运算结果也保存入存储器中。
学号：课程设计题目位同步信号提取电路功能模块的设计与建模学院信息工程学院专业班级姓名指导教师2015年12月31日课程设计任务书学生姓名：专业班级：指导教师：工作单位：信息工程学院题目: 位同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：一周；（2）课程设计题目：位同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第17周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Proakis.Digital Communications.北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日摘要 (1)Abstract (2)1 Quartus II软件介绍 (3)2 设计原理 (4)2.1位同步原理 (4)2.2 数字锁相环的原理与方框图 (5)3 设计思路 (5)4电路仿真 (8)4.1 码型变换模块 (8)4.2 鉴相模块 (10)4.3 控制调节模块 (11)5总电路图与运行结果 (12)5.1总电路图 (12)5.2 仿真总结 (13)6心得体会 (16)参考文献 (17)附录 (18)分频器VHDL语言程序 (18)移位寄存器VHDL语言程序 (19)本科生课程设计成绩评定表 (24)同步是通信系统中一个非常重要的实际问题。
课程设计说明书课程名称：EDA技术课程设计题目：基于FPGA的时钟提取电路的设计学院：后备军官学院专业：信息工程年级：2010级学生：张成良学号：362010*********指导教师：卿朝进完成日期：2013年7月7日基于FPGA的时钟提取电路的设计摘要：在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。
位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。
随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。
因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的ACEX 1K系列FPGA芯片EP1K10TC100_3予以实现。
关键词：时钟提取，同步，FPGAAbstract：In digital communication systems, synchronization is very important, bit synchronization is the most basic synchronization. Bit synchronization clock signal is not only used to monitor the input symbol signal, to ensure the transceiver synchronization and frame synchronization in the acquisition, synchronization and the group receiving the digital code element to the process of treatment and also provide the system with a benchmark of the synchronous clock . With the increased capacity programmable devices, designers tend to bit synchronization circuit in the CPLD / FPGA chip. Therefore, the use Quartus II design software, a new bit synchronization extraction circuit, the circuit is simulated by computer and use Altera's ACEX 1K series FPGA chip EP1K10TC100_3 be achieved.Keywords：Clock Extraction，Synchronization，FPGA目录1 前言 (1)1.1 设计背景 (1)1.2 FPGA技术简介 (1)1.3 Quartus简介 (2)1.4 必备条件 (2)2 总体方案设计 (3)2.1 方案比较 (3)2.1.1 方案一: 基于超前滞后型锁相环的位同步提取电路 (3)2.1.2 方案二：采用跳变沿捕捉和计数器结构的位同步电路 (4)2.1.3 方案三：硬件开环位同步电路FPGA的实现 (5)2.2 方案论证 (5)2.3 方案选择 (6)3 单元模块设计 (6)3.1 各单元模块功能介绍及电路设计 (6)3.1.1 跳变沿捕捉模块设计 (6)3.1.2 状态寄存器模块设计 (7)3.1.3 可控计数器模块设计 (8)3.1.4 整体电路模块设计 (10)3.1.5 供电电路 (11)3.1.6 有源晶振电路 (12)3.1.7 JTAG下载电路 (12)3.2 FPGA器件选择 (13)3.2.1 ACEX 1K器件 (13)3.2.2 配置器件选择 (13)4 系统调试 (14)4.1 调试环境 (14)4.2 硬件调试 (14)4.2.1 硬件配置电路 (14)4.2.2 硬件配置和调试 (15)4.3 系统能实现的功能 (15)5 总结与体会 (17)6 谢辞（致谢） (18)参考文献 (19)附录 (20)1前言1.1 设计背景现代通信系统中异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行误码率测试及各种处理过程中，也可以为系统提供一个基准的同步时钟。
湖南工程学院毕业设计论文题目：基于单片机和FPGA的位同步信号提取专业班级：电子信息工程学生姓名：学号：完成日期：指导教师：评阅教师：2006 年6月湖南工程学院应用技术学院毕业设计(论文)诚信承诺书本人慎重承诺和声明：所撰写的《基于单片机和FPGA的位同步信号提取》是在指导老师的指导下自主完成，文中所有引文或引用数据、图表均已注解说明来源，本人愿意为由此引起的后果承担责任。
设计(论文)的研究成果归属学校所有。
学生(签名)年月日湖南工程学院应用技术学院毕业设计（论文）任务书设计（论文）题目：基于单片机和FPGA的位同步信号提取姓名李国冀专业电子信息工程班级 0281 学号 16指导老师刘正青职称实验师教研室主任刘望军一、基本任务及要求：本课题是设计一具有通用性的输入信号的位同步提取系统，系统可以实现10HZ~1MHZ的信号同步。
使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成位同步信号提取，通过理论和实验研究，完成硬件电路和软件设计并试制样机，要求完成：1、单片机实时控制FPGA，完成实时频率跟踪测量和自动锁相；2、在FPGA 内部，设计完成以下部分：A、全数字锁相环DPLL，主要包含：数控振荡器、鉴相器、可控模分频器B、LED动态扫描电路、FPGA和单片机的数字接口，以完成两者之间的数字传递3、设计辅助电路：键盘、LED；二、进度安排及完成时间：（1）第二周至第四周：查阅资料、撰写文献综述和开题报告；（2）第五周至第六周：毕业实习；（3）第六周至第七周：项目设计的总体框架：各个模块以及各个模块之间的关系确定，各个模块的方案选择与各个模块的所用主要器件的确定；（4）第八周至第十三周：各个模块的主要器件熟悉及相关知识的熟悉；各个模块的具体任务实现：硬件电路、软件编程；（5）第十四周至第十五周：系统的总体仿真与调试（6）第十六周至第十七周：撰写设计说明书；（7）第十八周：毕业设计答辩；目录摘要........................................................................................................ 错误！未定义书签。
第1篇一、实验目的1. 理解位同步电路的基本原理和工作过程。
2. 掌握位同步电路的设计方法和实验步骤。
3. 培养实际操作能力，提高电子实验技能。
二、实验原理位同步电路是数字通信系统中的一种重要电路，其主要作用是使接收端的数据恢复到与发送端相同的速率和相位。
本实验主要研究相位比较型和频率比较型位同步电路。
1. 相位比较型位同步电路：通过比较接收信号与本地振荡信号的相位，使两者保持一致，从而实现位同步。
2. 频率比较型位同步电路：通过比较接收信号与本地振荡信号的频率，使两者保持一致，从而实现位同步。
三、实验设备1. 实验台：数字通信实验台2. 信号发生器：正弦波信号发生器3. 移相器：移相范围0～360°4. 示波器：双踪示波器5. 逻辑分析仪：16通道逻辑分析仪6. 电源：直流稳压电源四、实验步骤1. 连接实验电路，确保电路连接正确。
2. 将正弦波信号发生器产生的正弦波信号作为接收信号，输入到实验台。
3. 将移相器产生的移相信号作为本地振荡信号，输入到实验台。
4. 打开示波器和逻辑分析仪，观察接收信号和本地振荡信号的波形。
5. 调整移相器，使接收信号和本地振荡信号的相位差逐渐减小。
6. 观察示波器和逻辑分析仪上的波形，记录相位差为0°时的波形。
7. 调整移相器，使接收信号和本地振荡信号的频率差逐渐减小。
8. 观察示波器和逻辑分析仪上的波形，记录频率差为0Hz时的波形。
9. 分析相位比较型和频率比较型位同步电路的工作原理。
10. 总结实验结果，撰写实验报告。
五、实验结果与分析1. 相位比较型位同步电路：当接收信号和本地振荡信号的相位差为0°时，两者同步，位同步电路正常工作。
2. 频率比较型位同步电路：当接收信号和本地振荡信号的频率差为0Hz时，两者同步，位同步电路正常工作。
通过实验，我们验证了相位比较型和频率比较型位同步电路的工作原理，并掌握了位同步电路的设计方法和实验步骤。
2016年TI杯F题位同步时钟提取电路引言2016年TI杯感知智慧城市挑战赛是由德州仪器（Texas Instruments）举办的一项电子设计竞赛。
本文将介绍该比赛中的F题——位同步时钟提取电路的设计和实现。
时钟同步是现代数字系统中的关键问题之一。
在数字系统中，各个设备需要有一个共享的时钟信号来确保数据在不同设备之间的同步。
而位同步时钟提取电路是实现时钟同步的重要组成部分。
设计目标位同步时钟提取电路的设计目标是能够从复杂的数据流中提取出正确的时钟信号，并能够使各个设备之间的时钟同步。
具体设计目标如下： 1. 能够从高速数据流中提取出准确的时钟信号。
2. 提供多种接口使得与其他设备的连接更加方便快捷。
3. 具备抗干扰能力，能够在复杂的环境下正常工作。
物理组成位同步时钟提取电路由以下几个部分组成： 1. 时钟输入模块（Clock Input Module） 2. 时钟提取模块（Clock Extraction Module） 3. 时钟输出模块（Clock Output Module）时钟输入模块时钟输入模块是整个位同步时钟提取电路的输入接口，负责接收外部时钟信号。
为了保证高质量的时钟信号输入，通常会在输入端加入滤波电路和放大电路。
滤波电路可以去除掉输入信号中的噪声和干扰，放大电路可以增强输入信号的幅值，提供稳定的输入信号。
时钟提取模块时钟提取模块的主要功能是从输入数据流中提取出时钟信号。
它通过分析输入数据流中的特定模式，来判断当前时钟所处的相位，并输出相应的时钟信号。
常用的时钟提取方法有边沿检测法和数据分析法。
边沿检测法边沿检测法是一种常用的时钟提取方法，它通过检测输入数据流的边沿来提取时钟信号。
具体实现时，可以使用锁相环（PLL）或者相位锁定循环（PLL）来实现边沿检测。
数据分析法数据分析法是另一种常用的时钟提取方法，它通过对输入数据流进行统计分析来提取时钟信号。
具体实现时，可以使用统计学方法、自适应滤波器等算法来实现数据分析。
基于FPGA的提取位同步时钟DPLL设计叶怀胜;谭南林;苏树强;李国正【摘要】提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案.该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出.此外,该方案可以稳定地从曼彻斯特码中提取出位时钟,指导编解码器可靠工作.采用Verilog HDL语言描述电路,给出了仿真结果,并对其稳定性和稳态误差进行了理论分析,以实际测验验证了仿真的正确性.【期刊名称】《现代电子技术》【年(卷),期】2009(032)023【总页数】4页(P43-46)【关键词】全数字锁相环;曼彻斯特码;Verilog硬件描述语言;位同步【作者】叶怀胜;谭南林;苏树强;李国正【作者单位】北京交通大学,机电学院,北京,100044;北京交通大学,机电学院,北京,100044;北京交通大学,机电学院,北京,100044;北京交通大学,机电学院,北京,100044【正文语种】中文【中图分类】TP274在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。
位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。
位同步的目的是使每个码元得到最佳的解调和判决。
位同步可以分为外同步法和自同步法两大类。
一般而言，自同步法应用较多。
外同步法需要另外专门传输位同步信息。
自同步法则是从信号码元中提取其包含的位同步信息。
自同步法又可以分为两种，即开环同步法和闭环同步法。
开环法采用对输入码元做某种变换的方法提取位同步信息。
闭环法则用比较本地时钟和输入信号的方法，将本地时钟锁定在输入信号上。
闭环法更为准确，但是也更为复杂。
本文采用了自同步法，在FPGA构造片内对超前-滞后全数字锁相环提取曼彻斯特码中包含的位同步时钟。
1 提取位同步时钟全数字锁相环总体结构与工作原理这种超前-滞后全数字锁相环采用加减门结构，每输入一个码元后，根据鉴相器判断是超前还是滞后，通过反馈回路控制的加减门来调整相位，使之逼近输入码元的相位。
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：位同步时钟提取电路设计与实现院（系）：计算机学院专业：计算机科学与技术班级：34010101学号：*******************指导教师：***完成日期：2015年1月16日沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (2)第2章详细设计方案 (5)2.1顶层方案图的设计与实现 (5)2.1.1位同步提取电路的设计与实现 (5)2.1.2器件的选择与引脚锁定 (6)2.1.3十六进制计数器和鉴相器 (9)2.2功能模块的设计与实现 (9)2.2.1 十六进制计数器模块的设计与实现 (9)2.2.2 鉴相器模块的设计与实现 (10)2.3仿真调试 (11)第3章编程下载与硬件测试 (12)3.1编程下载 (12)3.2硬件测试及结果分析 (13)参考文献 (14)附录 (15)第1章总体设计方案1.1设计原理1 位同步时钟提取方案的原理本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示：图1 码流滞后于本地时钟△T示意图图2 码流超前于本地时钟△T示意图从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。
2 本设计方案的系统框图如图3所示：图3 系统功能框图1.2设计思路根据题目要求，设计位同步时钟提取电路，主要采用自上而下地方法，顶层设计为原理图设计输入方式，底层设计为自定义，设计的电路有门电路和触发器等逻辑部件组成，电路主要有分频器，相位选择调整模式，鉴相器，和控制计数器组成，分频器的功能是把一个周期分成了十六份，即一个周期内产生十六个数字，分别分配给十六路电路，放在移位寄存器当中（它当中的数字始终在发生变化），然后由多路选择器选择一路输出。
鉴相器的功能是判断码元信号和本地时钟信号的相位，如果码元信号相对于本地信号是滞后的，则输出q为1，计数器的一个数字由初始相位的值加1，如果码元信号相对于本地信号是超前的，则输出q 为0，计数器的一个数字由初始相位的值减1，直到两个数字的值相等稳定，最后把该数字传给多路选择器用来控制移位寄存器当中某一路数字的输出。
设计电路经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
1.3设计环境（1）硬件环境：伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。
COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。
（2）EDA环境：Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台（如图7所示）功能强大，主要用于百万逻辑门设计。
该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。
设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。
其功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。
设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。
设计实现工具用于将网络表转化为配置比特流，并下载到器件。
设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。
图 4 Xilinx foundation f3.1设计平台COP2000集成调试软件COP2000 集成开发环境是为COP2000 实验仪与PC机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。
COP2000 集成开发环境界面如图5所示。
图5 COP2000计算机组成原理集成调试软件第2章详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现位同步时钟提取电路的设计与实现的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。
在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定，如图6所示：图6 位同步始时钟取电路设计与实现的顶层设计方案图2.1.1位同步时钟提取电路设计与实现位同步时钟提取电路的设计与实现由分频器、相位选择调整模式，鉴相器，和控制计数器组成（1）分频器由4个FD芯片组成，它的的功能是把一个周期分成了十六份，即一个周期内产生十六个数字，分别分配给十六路电路。
（2）相位选择调整模式由移位寄存器和多路选择器组成。
移位寄存器是把分频器传过来的数据放在它当中（它当中的数字始终在发生变化），然后由多路选择器选择一路输出。
（3）鉴相器的功能是判断码元信号和本地时钟信号的相位，如果码元信号相对于本地信号是滞后的，则输出q为1，如果码元信号相对于本地信号是超前的，则输出q为0。
(4)计数器的功能是一个数字由初始相位的值加1，如果码元信号相对于本地信号是超前的，则输出q为0，计数器的一个数字由初始相位的值减1，直到两个数字的值相等稳定，最后把该数字传给多路选择器用来控制移位寄存器当中某一路数字的输出。
2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。
所选的主要芯片图及其功能如下所述。
3—8译码器芯片如图所示：图7 3—8译码器芯片其功能如表2.1.1所示：表1 3-8译码器功能表A0 A1 A2 E D7 D6 D5 D4 D3 D2 D1D00 0 0 1 0 0 0 0 0 0 0 10 0 1 1 0 0 0 0 0 0 1 00 1 0 1 0 0 0 0 0 1 0 00 1 1 1 0 0 0 0 1 0 0 01 0 0 1 0 0 0 1 0 0 0 01 0 1 1 0 0 1 0 0 0 0 01 1 0 1 0 1 0 0 0 0 0 01 1 1 1 1 0 0 0 0 0 0 0X X X 0 0 0 0 0 0 0 0 0 FD8CE寄存器如图所示：图8 寄存器FD8CE功能表其功能如表2.1.2所示：表2 寄存器FD8CE功能表CE CP CLR Q[7：0]1 上升沿0 Q[7：0]=D[7：0]0 上升沿0 不变X X 1 Q[7：0]=00H比较器芯片如图所示：图9 比较器芯片图其功能如表2.1.3所示：表3 比较器COMP8功能表A[7：0]=B[7：0] EQ=1A[7：0]！=B[7：0] EQ=0（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如表2.1所示。
表4 信号和芯片引脚对应关系相联存储器内部信号图形文件中的输入/输出信号XCV200芯片引脚A[7：0] A[7：0]P94.P95.P96.P97 P100.P101.P102.P103B[7：0] B[7：0] P79.P80.P81.P82 P84.P85.P86.P87CLK CLK P213Q[7：0] Q[7：0] P17.P18.P192.1.3编译、综合、适配利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现位同步时钟提取电路的设计与实现由分频器、相位选择调整模式，鉴相器，和控制计数器组成。
2.2.1 十六进制电路的设计与实现十六进制计数器通过4个T触发器和几个与门和非门电路实现编址功能，此方法是采用了控制时钟信号方式构成4位同步二进制计数器，由于每个触法的T 输入恒定为1，所以只要在每个触发器的时钟输入端加一个时钟脉冲，这个触发器就要翻转一次，由此可知，对于除FF0以外的每个触发器，只有在低位触发器全部为1时，计数脉冲才能通过与门送到这些触发器的输入端而发生翻转。
十六进制电路模块的设计如图10所示：图10.十六进制电路设计图2.2.2 鉴相器的设计与实现本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用与门和一个D触发器就可以实现，如图4 所示。
图中的的第二个与门(inst23)是为了实现D触发器的时钟输入端与数据输入端同步。
下面给出分频器的VHDL语言关键描述语句if(clk'event and clk='1') thenif(count=N-1)then --计数周期count<=0;elsecount<=count+1;if count<(integer(N/2)) then --产生分频脉冲outclk<='0';elseoutclk<='1';end if;end if;end i鉴相器模块的设计如图11所示图11比较器模块设计图2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。
（1）建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数。
清零端CLR清零，CS置高电平，然后依次输入数据0-7（十进制），脉冲手动打入即可。
选定的仿真信号和设置的参数如图12所示。
