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实验十位同步信号提取实验一、实验目的1、掌握用数字锁相环提取位同步信号的原理与实现方法。
2、了解位同步系统的性能分析。
二、实验内容1、观察数字锁相环提取位同步信号的过程。
2、提取信号源模块NRZ码的位同步信号。
三、实验仪器1、信号源模块一块2、基带同步提取模块一块3、频带同步提取模块一块4、20M双踪示波器一台四、实验原理实验中基于闭环同步法的原理，设计数字锁相环，提取位同步信号，如下图26-1所示。
图26-1 数字锁相环提取位同步信号原理框图数字锁相环是由高稳定度振荡器（晶振或钟振）、分频器、相位比较器和控制器组成。
其中，控制器包括上图中的扣除门、添加门和或门。
设要提取的位同步信号的频率为f，则要求振荡器的振荡频率为M f赫兹，其中M为分频器的分频系数。
窄脉冲形成器的作用是将振荡波形变成两个脉冲，分别送给添加门和扣除门。
要求这两个脉冲相位刚好相差180°。
添加门为常闭门，在没有滞后脉冲控制时，这里的滞后脉冲和超前脉冲由相位比较器比较后产生，此门始终关闭，输出低电平；扣除门为常开门，在没有超前脉冲控制时，来自振荡器的窄脉冲信号顺利通过扣除门。
振荡器窄脉冲经或门送入M次分频器中分频，输出频率为f赫兹的脉冲信号。
该信号再经过脉冲形成电路，输出规则的位同步信号。
相位比相器反映接收码元与M次分频器的输出信号，即本地时钟信号，之间的相位关系。
如本地时钟信号超前于接收码元的相位，则比相器输出一个超前脉冲，加到扣除门，扣除一个振荡脉冲，这样分频器的输出脉冲的相位就滞后了1/M周期。
如本地时钟信号滞后于接收码元的相位，则比相器输出一个滞后脉冲，加到添加门，控制添加门打开，加入一个振荡脉冲到或门。
由于加到添加门的与加到扣除门的两个振荡脉冲信号的相位相差180°，即这两个信号在时间上是错开的，因此当从添加门加入一个窄脉冲到或门时，相当于在扣除门输出的振荡信号中间插入了一个窄脉冲，也就使分频器输入端添加了一个脉冲，这样分频器输出相位就提前了1/M周期。
基于FPGA的锁相环位同步提取电路设计锁相环（Phase-Locked Loop，PLL）是一种广泛应用于通信、控制及信号处理等领域的电路，能够实现频率同步和相位同步。
在本文中，我们将讨论基于FPGA的锁相环位同步提取电路设计。
首先，我们将介绍锁相环的基本原理。
锁相环由相位比较器、低通滤波器、VCO（Voltage-Controlled Oscillator）和分频器组成。
相位比较器用于比较参考信号和反馈信号的相位差，将相位差转换为电压差。
低通滤波器将电压差平滑处理，得到控制电压，用于控制VCO的频率。
VCO产生与输入信号频率相同的输出信号，通过分频器将输出信号分频后与参考信号进行比较，实现频率同步。
在基于FPGA的锁相环位同步提取电路设计中，我们的目标是实现一个能够提取输入信号的位同步信息的电路，其中输入信号可能包含多个周期不同的位同步序列。
首先，我们需要设计一个相位比较器，用于比较参考信号和输入信号的相位差。
可以使用FPGA中的数字时钟管理模块来实现相位比较器，将输入信号与参考信号都映射到固定的时钟边沿上，并通过计数器测量输入信号和参考信号之间的相位差。
然后，我们需要设计一个低通滤波器，用于平滑处理相位差。
可以使用FPGA中的滑动平均滤波器来实现低通滤波器，通过对相位差进行滑动平均运算，得到平滑的控制电压。
接下来，我们需要设计一个VCO，用于产生与输入信号频率相同的输出信号。
可以使用FPGA中的数字控制模块来实现VCO，通过调节VCO的控制电压来控制输出频率。
最后，我们需要设计一个分频器，将VCO的输出信号分频后与参考信号进行比较。
可以使用FPGA中的计数器来实现分频器，通过设置分频器的计数值来实现对VCO输出信号的分频。
在整个电路设计过程中，我们需要注意以下几点：1.选择合适的时钟频率和分辨率。
时钟频率要足够高，以满足输入信号的高速采样需求。
分辨率要足够高，以保证位同步信息的精确提取。
2.选择合适的滤波器参数。
帧同步信号提取电路功能模块的设计与建模设计一个帧同步信号提取电路需要考虑以下几个方面：信号采样、同步信号判定和帧同步信号提取。
首先，信号采样是指将输入数据流进行采样以获取样本数据。
采样的频率需要足够高，以确保能够精确地捕捉到帧同步信号。
常用的采样方法有比较器采样和阈值判定采样。
比较器采样是将输入信号与一个固定的参考电平进行比较，判断信号是高电平还是低电平。
阈值判定采样是将输入信号与一个可变的参考电平进行比较，当输入信号超过参考电平时，将采样到高电平。
接下来，同步信号判定是指判断输入信号是否已经找到了帧同步信号。
常见的同步信号判定方法有基于定时器的同步信号判定和基于频率分析的同步信号判定。
基于定时器的同步信号判定是通过设定一个定时器，当定时器超过一定时间后仍未检测到帧同步信号时，则判定为信号未同步。
基于频率分析的同步信号判定是通过对采样到的信号进行频率分析，通过检测到信号频率的变化来判断是否找到了帧同步信号。
最后，帧同步信号提取是指从已经判断为帧同步信号的样本数据中提取出帧同步信号。
常用的帧同步信号提取方法有多级滞后器法和滑动平均法。
多级滞后器法是将样本数据输入到多个级联的滞后器中，通过滞后器之间的延时来提取出帧同步信号。
滑动平均法是将样本数据进行平均，并通过比较平均值与阈值来提取帧同步信号。
综上所述，帧同步信号提取电路是一个复杂的系统，需要涉及到信号采样、同步信号判定和帧同步信号提取等多个方面。
设计帧同步信号提取电路需要充分理解这些原理，并根据具体需求进行合理的选型和设计。
在建模过程中，可以使用硬件描述语言如Verilog或VHDL对电路进行建模和仿真，以验证电路的正确性和性能。
同时，还可以使用仿真工具如ModelSim来进行仿真，进一步验证电路的功能和性能。
实验11 位同步提取实验通信1301王少丹201308030104 一、实验目的1．掌握数字基带信号的传输过程；2．熟悉位定时产生与提取位同步信号的方法。
二、实验仪器1．复接/解复接、同步技术模块，位号I2．时钟与基带数据发生模块，位号：G3．信道编码与ASK、FSK、PSK、QPSK调制，位号：A、B位4．PSK QPSK解调模块，位号C5．100M双踪示波器1台三、实验原理数字通信系统能否有效地工作，在相当大的程度上依赖于发端和收端正确地同步。
同步的不良将会导致通信质量的下降，甚至完全不能工作。
通常有三种同步方式：即载波同步、位同步和群同步。
在本实验中主要分析位同步。
实现位同步的方法有多种，但可分为两大类型：一类是外同步法；另一类是自同步法。
所谓外同步法，就是在发端除了要发送有用的数字信息外，还要专门传送位同步信号,到了接收端得用窄带滤波器或锁相环进行滤波提取出该信号作为位同步之用。
所谓自同步法，就是在发端不专门向收端发送位同步信号，而收端所需要的码元同步信号是设法从接收信号中或从解调后的数字基带信号中提取出来。
这种方法大致可分为滤波法和锁相法。
滤波法是利用窄带滤波器对含定时信息的归零二进制序列（通常占空比为50%）进行滤波，从中滤出所要的位同步分量，并整形、移相等处理，即可得到规则的位同步脉冲信号，但对于无定时信息的非归零二进制序列，则先要进行微分和整流等变换，使之含有定时信息后，才能用窄带滤波器实施滤波。
锁相法是指利用锁相环来提取位同步信号的方法，本实验平台选用锁相法进行位同步提取的。
锁相法的基本原理是，在接收端采用鉴相器比较接收码元和本地产生的位同步信号的相位，如两者相位不一致，则鉴相器输出误差信号去控制本地位同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。
数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连续的；常用的数字锁相环的原理方框图如图11-1所示。
课程设计任务书学生姓名：专业班级：指导教师：阙大顺王虹工作单位：信息工程学院题目: 位同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：位同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Communications. 北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日目录1 软件介绍 (2)2 设计原理 (3)3 设计思路 (4)设计方法 (4)思路流程 (4)4 电路仿真 (6)4.1 码型变换模块 (6)鉴相模块 (7)控制调节模块 (8)5 运行结果与总结 (9)6 总电路图 (10)7 心得体会 (11)8 参考文献 (12)9 成绩评定表 (13)1 Xilinx ISE软件介绍Xilinx ISE硬件设计工具。
相对容易使用的、首屈一指的PLD设计环境！ ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。
FPGA位同步信号提取1. 简介FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，能够根据用户的需求进行重新配置，实现各种不同的数字电路功能。
在FPGA设计中，位同步信号提取是一个重要的任务，它能够从输入信号中提取出同步信息，用于控制和协调各个模块之间的操作。
本文将介绍FPGA位同步信号提取的原理、方法和实现步骤，并且详细说明如何使用FPGA设计工具进行开发。
2. 原理在FPGA设计中，通常会涉及到多个时钟域（clock domain），每个时钟域都有自己的时钟信号。
由于不同时钟域的时钟频率可能不同，因此需要一种机制来确保数据在不同时钟域之间正确地传输和处理。
这就是位同步（bit-level synchronization）的概念。
位同步信号提取就是从输入信号中提取出用于位同步的控制信息。
这些控制信息通常包括数据有效性标志（valid flag）和数据使能标志（enable flag）。
通过这些标志，可以确定数据何时有效以及何时可以被处理。
3. 方法3.1 插入寄存器为了实现位同步信号提取，通常需要在输入信号路径上插入寄存器。
寄存器能够将输入信号同步到目标时钟域的时钟边沿，确保数据在时序上的正确性。
具体方法是，在输入信号路径上插入一个寄存器，并将寄存器的时钟与目标时钟域的时钟相连接。
这样，输入信号就会在目标时钟边沿被锁存，从而达到位同步的效果。
3.2 控制逻辑设计除了插入寄存器外，还需要设计控制逻辑来提取位同步信号。
控制逻辑通常包括状态机（state machine）和组合逻辑电路。
状态机用于控制数据有效性标志和数据使能标志的生成和更新。
它根据输入信号的状态和当前状态来确定下一状态，并输出相应的控制信号。
组合逻辑电路用于根据输入信号和当前状态来生成数据使能标志。
它可以根据需要进行逻辑运算、比较操作等，以判断数据是否有效并生成相应的使能标志。
3.3 时序约束设置为了确保FPGA设计满足时序要求，需要设置正确的时序约束。
实验五位同步信号提取实验一、实验目的1．掌握用数字环提取位同步信号的原理及对信息代码的要求。
2．掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1．观察数字环的失锁状态、锁定状态。
2．观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3．观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器一台4．频率计（选用）一台四、实验步骤1．将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。
2．插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED001、LED002、D500、D501发光，按一下信号源模块的复位键，两个模块均开始工作。
3．将信号源模块的位同步信号的频率设置为15.625KHz（通过拨码开关SW101、SW102进行设置），将信号源模块输出的NRZ码设置为1、0交替码（通过拨码开关SW103、SW104、SW105进行设置）。
4．将同步信号提取模块的拨码开关SW501的第一位拨上，即将数字锁相环的本振频率设置为15.625KHz，然后将信号源模块输出的NRZ码从信号输入点“NRZ-IN”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS”信号。
5．特别注意的是，本模块只能提取NRZ码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。
本实验中数字锁相环共有15.625KHz、10KHz、8KHz、4KHz四种本振频率可供选择，分别对应拨码开关SW501的1、2、3、4位，实验时请注意正确选择。
位同步提取设计课程设计一、课程目标知识目标：1. 学生能理解位同步的概念，掌握位同步提取的基本原理；2. 学生能够运用所学知识，分析并设计简单的位同步提取电路；3. 学生了解位同步提取在实际通信系统中的应用及其重要性。
技能目标：1. 学生通过实验和仿真，能够实际操作位同步提取过程，提升实践技能；2. 学生能够运用数学工具和分析方法，解决位同步提取中的问题；3. 学生能够小组合作，进行有效沟通，共同完成位同步提取设计方案。
情感态度价值观目标：1. 学生培养对通信原理的兴趣，激发探索精神和创新意识；2. 学生通过学习，认识到科技发展对社会进步的重要性，增强社会责任感；3. 学生在小组合作中，学会尊重他人意见，培养团队协作精神。
课程性质：本课程为通信原理的实践应用课程，结合理论知识和实际操作，提高学生的综合能力。
学生特点：学生为高二年级，已具备一定的电子线路基础和数学分析能力，对通信原理有一定了解。
教学要求：结合学生特点，注重理论与实践相结合，鼓励学生动手实践，培养解决实际问题的能力。
在教学过程中，注重引导学生主动探究，激发学生的学习兴趣和创新能力。
通过小组合作，培养学生团队协作精神和社会责任感。
课程目标分解为具体学习成果，以便于后续教学设计和评估。
二、教学内容本章节教学内容以《通信原理》教材中“位同步提取”章节为基础，结合以下内容展开：1. 位同步提取基本原理：介绍位同步的概念，同步提取的原理和方法，包括插入导频法、自相关法和锁相环法等；- 教材章节：第三章第五节“位同步提取技术”2. 位同步提取电路设计：分析并设计简单的位同步提取电路，包括电路原理、参数计算和应用实例；- 教材章节：第三章第六节“位同步提取电路的设计与应用”3. 位同步提取在实际通信系统中的应用：介绍位同步提取在数字通信、光纤通信等领域的应用；- 教材章节：第三章第七节“位同步提取在实际通信系统中的应用”4. 实践操作与仿真：安排学生进行位同步提取实验，利用相关软件进行仿真，加深对位同步提取原理和电路设计的理解；- 教材章节：第三章实验“位同步提取实验”教学进度安排：第一课时：位同步提取基本原理第二课时：位同步提取电路设计第三课时：位同步提取在实际通信系统中的应用第四课时：实践操作与仿真教学内容科学系统，注重理论与实践相结合，旨在帮助学生掌握位同步提取技术，提高通信原理应用能力。
FPGA位同步信号提取1. 引言FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现不同的电路功能。
在许多应用中，需要对FPGA进行位同步信号提取，以确保各个模块之间的数据传输和处理的准确性和一致性。
本文将详细介绍FPGA位同步信号提取的原理、方法和实现过程。
2. 原理在FPGA中，位同步信号提取是指从输入数据中提取一个用于同步各个模块的时钟信号。
这个时钟信号通常由一个稳定的时钟源产生，并被分配给FPGA内部的各个模块。
位同步信号提取有两个主要任务：检测输入数据中的时钟边沿，以及生成一个与输入数据频率相匹配的稳定时钟。
2.1 时钟边沿检测在FPGA中，通常使用触发器来检测输入数据中的时钟边沿。
触发器是一种存储元件，在时钟上升沿或下降沿触发时将输入数据存储到输出端口。
通过检测触发器输出端口的变化，可以确定输入数据中是否存在时钟边沿。
常见的触发器类型包括D触发器、JK触发器和T触发器。
这些触发器可以根据需要进行级联，以实现更复杂的时钟边沿检测功能。
在FPGA中，可以使用硬件描述语言（如Verilog或VHDL）来描述和实现这些触发器电路。
2.2 稳定时钟生成一旦检测到输入数据中的时钟边沿，需要生成一个稳定的时钟信号，并将其分配给FPGA内部的各个模块。
稳定的时钟信号通常由一个PLL（Phase-Locked Loop）电路来生成。
PLL是一种反馈控制系统，可以根据输入参考时钟的相位和频率来生成一个稳定的输出时钟。
PLL通常由相位比较器、环形振荡器和反馈回路组成。
相位比较器用于比较输入参考时钟和反馈时钟之间的相位差，并产生一个控制信号。
环形振荡器根据控制信号调整自身的振荡频率，使得反馈时钟与输入参考时钟保持同步。
通过不断调整振荡频率，PLL能够自动消除相位差，并生成稳定的输出时钟。
3. 方法在FPGA中实现位同步信号提取有多种方法，下面将介绍两种常用的方法：基于触发器的位同步信号提取和基于PLL的位同步信号提取。
课程设计任务书学生姓名：专业班级：指导教师：阙大顺王虹工作单位：信息工程学院题目: 位同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：位同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Proakis.Digital Communications. 北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日目录1 软件介绍 (2)2 设计原理 (3)3 设计思路 (4)3.1设计方法 (4)3.2思路流程 (4)4 电路仿真 (6)4.1 码型变换模块 (6)4.2鉴相模块 (7)4.3 控制调节模块 (8)5 运行结果与总结 (9)6 总电路图 (10)7 心得体会 (11)8 参考文献 (12)9 成绩评定表 (13)1 Xilinx ISE软件介绍Xilinx ISE硬件设计工具。
相对容易使用的、首屈一指的PLD设计环境！ ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。
利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。
1）图形或文本输入(Design Entry),包括原理图、状态机、波形图、硬件描述语言，是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器、状态机编辑器、原理图编辑器、IP核生成器和测试激励生成器等。
2）综合（Synthesis），是将行为和功能层次表达的电子系统转化为低层次模块的组合。
一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网表文件，即构成对应的映射关系。
3）实现(Implementation)，是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。
Xilinx ISE的实现过程分为：翻译、映射、布局布线等3个步骤。
4）验证（Verification），包含综合后仿真和功能仿真等。
功能仿真就是对设计电路的逻辑功能进行模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。
5）下载（Download），即编程设计开发的最后步骤就是将已经仿真实现的程序下载到开发板上，进行在线调试或者说将生成的配置文件写入芯片中进行测试。
在ISE中对应的工具是iMPACT。
2 基本原理位同步位同步的目的是使每个码元得到最佳的解调和判决。
位同步可以分为外同步法和自同步法两大类。
一般而言，自同步法应用较多。
外同步法需要另外专门传输位同步信息。
自同步法则是从信号码元中提取其包含的位同步信息。
自同步法又可以分为两种，即开环同步法和闭环同步法。
开环法采用对输入码元做某种变换的方法提取位同步信息。
闭环法则用比较本地时钟和输入信号的方法，将本地时钟锁定在输入信号上。
闭环法更为准确，但是也更为复杂。
位同步不准确将引起误码率增大。
同步是数字通信中必须解决的一种重要的问题。
所谓同步，就是要求通信的收发双方在时间基准上保持一致，包括在开始时间、位边界、重复频率等上的一致。
数据通信双方的计算机在时钟频率上存在差异，而这种差异将导致不同的计算机的时钟周期的微小误差。
尽管这种差异是微小的，但在大量的数据传输过程中，这种微小误差的积累足以造成传输的错误。
因此，在数据通信中，首先要解决的是收发双方计算机的时钟频率的一致性问题。
一般方法是，要求接收端根据发送端发送数据的起止时间和时钟频率，来校正自己的时间基准和时钟频率，这个过程叫位同步。
可见，位同步的目的是使接收端接收的每一位信息都与发送端保持同步。
目前实现位同步的方法主要有外同步法和自同步法两种：1、外同步法。
外同步的方法是，发送端发送数据之前先发送同步时钟信号，接收方用这一同步信号来锁定自己的时钟脉冲频率，以此来达到收发双方位同步的目的；2、自同步法。
接收方利用包含有同步信号的特殊编码（如曼彻斯特编码）从信号自身提取同步信号来锁定自己的时钟脉冲频率，达到同步目的。
3 设计思路3.1 设计方法根据《通信原理》第十三章所学内容，与所查的关于位同步信号提取电路相关性能、设计方法，结合对Xilinx ISE的学习，用电路图和程序语言表述出题目所要求的位同步信号提取电路，然后使用Xilinx ISE软件对之进行仿真。
3.2 思路流程本次课设对位同步信号采用数字锁相环法提取，数字锁相环的主要特点是鉴相信号为数字信号，鉴相输出也是数字信号，即环路误差电压是量化的，没有模拟环路滤波器。
由于数字锁相环的输入是经过微分和全波整流后的信号，故这种数字锁相环也称为微分整流型数字锁相环，其原理框图如上图所示。
该电路由码型变换器、鉴相器、控制调节器组成，各部分的作用如下：码型变换器完成解调出的基带NRZ 码到RZ 码的变换，使鉴相输入信号X 含有位同步x微分整流NRZ 码单稳4单稳5单稳1单稳2单稳3与门a与门b晶振整形或门扣除门分频器附加门码型变换器鉴相器控制调节器位同步信号常闭门常开门C BADFGH（RZ 码）Ynf 0离散谱分量。
鉴相器用于检测信号X与输出位同步信号（分频输出D）相位间的超前、滞后关系，并以量化形式提供表示实时相位误差的超前脉冲F和滞后脉冲G，供控制调节器使用。
当分频输出位同步信号D相位超前与信号X时，鉴相器输出超前脉冲F（低电平有效）；反之，则输出滞后脉冲G（高电平有效），二者均为窄脉冲。
控制调节器的作用是根据鉴相器输出的误差指示脉冲，在信号D与信号X没有达到同频与同相时调节信号D的相位。
高稳定晶振源输出180°相位差、重复频率为nf0的A、B 两路窄脉冲序列作为控制调节器的输入，经n分频后输出重复频率为f0的被调位同步信号D，它与信号X在鉴相器中比相。
因超前脉冲F低电平有效并作用于扣除门（与门），平时扣除门总是让脉冲序列A通过，故扣除门为常开门，又因滞后脉冲G高电平有效并作用于附加门（与门），平时附加门总是对序列B关闭的，故附加门为常闭门。
当信号D的相位超前与信号X的相位时，鉴相器输出窄的低电平超前脉冲F，扣除门（与门）将从脉冲序列A中扣除一个窄脉冲，则n分频器输出信号D的相位就推迟了Ts /n（相移360°/n），信号D的瞬时频率也被调低；当信号D的相位滞后于信号X的相位时，鉴相器输出窄的高电平滞后脉冲G，附加门（与门）此时打开让脉冲序列B（与脉冲序列A保持180°固定相差）中的一个脉冲通过，经或门插进来自扣除门输出的脉冲序列A中，则分频器输入多插入的这个脉冲使n分频器输出信号的D相位提前了Ts /n（相移360°/n），信号D的瞬时频率则被提高。
由此可见，环路对信号D相位和频率的控制调节是通过对n分频器输入脉冲序列步进式加、减脉冲实现的，经环路的这种反复调节，最终可达到相位锁定，从而提取出位同步信号。
4 电路仿真4.1码型变换模块码型变换模块的主要元件为微分器，如图所示此微分器又是由以移位寄存器为主要模块而构成以下为移位寄存器的构成4.2鉴相模块以下为鉴相模块的构成4.3 控制调节模块以下为控制调节模块的构成，分为两部分。
下图为带有振荡器的第一部分。
下图为带有附加门，扣除门的第二部分码元信号从码型变换模块输入，经微分，由NRZ码转为RZ码，然后经过鉴相模块判断超前或滞后，再根据超前滞后的情况进入控制调节模块，进行附加或者扣除码元数，最后输出，即可实现位同步信号的提取。
5 运行结果与总结6 总电路图7 心得体会8 参考文献[1] 江国强.EDA技术与应用. 北京：电子工业出版社，2010[2] 段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004[3]高西全，丁玉美.数字信号处理（第三版）学习指导，西安科技大学出版社，2001.[4] John G. Proakis.Digital Communications. 北京：电子工业出版社，2011.[5] 刘泉、江雪梅，信号与系统，高等教育出版社，2006.本科生课程设计成绩评定表姓名李春畅性别男专业、班级电信0904课程设计题目：位同步信号提取电路功能模块的设计与建模课程设计答辩或质疑记录：成绩评定依据：最终评定成绩（以优、良、中、及格、不及格评定）指导教师签字：年月日。
