allegro走线规则

ALLEGRO约束规则设置步骤(以DDR为例)Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限,错误之处难免,希望大家不吝赐教!在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤.1. 布线要求DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内.2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,DDR_DATA设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set中的attach……,再点击右边控制面板中的more,弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table……弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到30,20甚至10个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不可能消的掉.这时一个解决办法就是把这些地方划为一个room,然后给他加上room 属性(即为room的名字area0,1等等).针对这些room内,设定合适的约束(同上).针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束: DDR_CLK_INNER,DDR_CLK_OUTER,…………………………我们只要对这六个约束设置line to line 和line to shape就可以,分别按上述要求设置就可以了.剩下的步骤和physical中设置是一样的.不过这时assignment table变成了下面这样.下面就是设置线的等长.这个需要我们到Ecset中设置.这些高速线一般都需要端接匹配(数据线由于是双向的,两端都有匹配电阻),所以你的整个etch被分成了好几个net,这时候这些net的长度计算就比较麻烦.一种情况就是你设置XNET,然后对Xnet计算长度,我认为这是最省事也是最好的一种办法,还有就是你不管什么Xnet,分别将各段的长度加起来,算等长.注: 这个时候有个很矛盾的事情,就是你的时钟线如果想定义为来走,即让allegro自己等间距的一次拉,你就不能将之定义为Xnet,我自己用的时候是这样的,我在将时钟线对应的xnet删除后,时钟线就可以成对的拉,而之前尽管设置好了差分属性,系统也是不认的.不知道大家有没有这个经验.下面我就讲讲如何设置这些约束,并将这些约束加到对应的xnet上. 点击或setup》electrical constraint spreadsheet,弹出点击electrical constraint set》routing》total etch length,右边如上图所示出现brd名字,右键点击brd名字,弹出如下右键菜单如上图点击create ECset,则弹出输入DDR_ADDR, 点击ok,则brd名字前出现+号,打开之,可以见到设置好的DDR_ADDR.现在针对DDR_ADDR,就可以设定具体的参数了.比如,你可以将最小长度设定为1600mils, 最大长度设为2500mils.这个参数的取得其实取决于你的时钟走线拓扑,因为按照走线要求,数据线,地址线等等都是以时钟线为基准的,所以,你必须先把时钟线布好,至少以后不能做大的改动,除非你能保证时钟线走线长度不变.这里我们假设你的时钟线长为1550mil+10mils,则显然你的地址线不能短于1560mils,我们取为1600mils.同时我们也可以得到数据线的走线范围为1525+25mils.类似我们设置好时钟和数据线的约束.至此,我们设置好了线长约束规则.下面的问题就是如何应用这些规则到net上去.设定好了Xnet以后,我们就可以在约束管理器中给这些Xnet添加约束. 这时,打开net》routing》total etch length,将右边brd名前+打开,下面则是所有的net名,拖动鼠标选中需要设置约束的那组信号,点击右键,弹出邮件菜单,选中菜单中的ECset Reference ,见下图.弹出对话框选中下拉列表中的DDR_ADDR,则对刚才选中的哪些xnet添加上了DDR_ADDR约束.类似的可以添加DDR_DATA,DDR_CLK约束.设置Xnet主要就是给相关的电阻加上model就可以了.。

一、概述在PCB设计中，BGA（Ball Grid Array）封装是一种常见的封装类型，其走线技巧对于保证电路的稳定性和可靠性至关重要。

而Allegro软件作为一款专业的PCB设计软件，其在BGA走线技巧方面拥有丰富的功能和经验。

本文将结合Allegro软件，介绍BGA走线的相关技巧。

二、BGA走线的特点1. 焊球密集：BGA封装的焊球数量通常非常密集，要求在有限的空间内进行走线，因此在BGA走线时需要考虑如何合理利用每个焊球的连接。

2. 短丝走线：BGA封装内部的焊球通常距离很近，需要进行较短的走线以连接相邻的焊球，走线难度大。

3. 平面层分布受限：由于BGA封装的封装形式，平面层的分布受到限制，需要合理设计BGA的平面层连接。

三、BGA走线的技巧1. 使用阵列方式布局BGA焊盘。

将BGA焊盘布局为规整的阵列，有助于统一焊盘的位置，使得整体布线更加有规律。

2. 使用相对短的走线连接相邻焊盘。

尽量利用相对短的走线来连接相邻的焊盘，可以减少走线的长度，提高信号的传输速率和稳定性。

3. 均匀分布信号线。

在BGA走线时，尽量将信号线均匀地分布在BGA焊盘周围，可以有效减少信号线的堆积，提高整体的走线效率。

4. 合理进行平面层连接。

由于BGA走线时平面层的分布受限，需要合理设计平面层连接方式，使得平面层的连接更加稳定可靠。

四、Allegro中BGA走线的操作1. 创建BGA焊盘阵列。

在Allegro中可以通过BGA Wizard等工具快速创建BGA焊盘的阵列布局，便于后续的走线操作。

2. 使用自动布线工具。

Allegro提供了丰富的自动布线工具，包括差分对、信号完整性等功能，可以帮助工程师快速完成BGA走线，提高工作效率。

3. 使用多层布线功能。

Allegro软件中的多层布线功能可以帮助工程师更好地利用PCB多层结构，进行BGA走线，提高走线的密度和稳定度。

五、总结在PCB设计中，BGA走线是一个相对复杂的问题，需要工程师具备一定的经验和技巧。

1：零件制作1.1：smd PAD单边加大0.3MM，两边加大0.3*21.2：dip pad单边加大0.3MM，两边加大0.3*21.3：dip pad上下层都需要soldermask1.4: smd PAD TOP层soldermask&pastemask1.5：smd PAD&dip pad需要有1PIN表示1.6：dip pad 1PIN需要做方型1.7：金手指需要全部开窗1.8：零件的高度:机构中会告诉你零件的高度位置，如果没有零件高度，那么机壳就会碰到，所以需要零件高度1.9：零件摆放的重要性:零件摆放的决定电源的流向性是否通常，以及线路信号的连接性是否干净整洁2.0：文字表达:文字的表达，方便焊接工人的焊接，以及后续修理工的维修2:走线规则2.1走直线，并且拐弯用45度，2.2：不可以从零件的肚子中间穿线，如电容，电阻，IC，等，（电源或PAD间距比较小的）2.3：不要有多余线头或VIA2.4：电源线需要都比常规线宽2.5：VIA不可以打在PAD上面3:LAYOUT 步骤3.1：按照SPEC制作零件3.2：按照客户提供的XLS，PDF，DXP等制作DSN（网路信号）3.3：导入客户提供的DXP（机构），部分可能只是提供长宽尺寸（金手指部分用0.2圆角）ROUTE KEEPIN ALL请做0.2MM3.4：打开一个新的ALLGERO，将路径（SETUP）指向需要的零件位置3.5：IMPORT （NET.TXT或ALLEGRO文件）3.6：PLACE MANULLY 拿出菜单中所有NETIN进去的零件3.7：将零件放进客户所提供的固定位置，（需要看清楚放在TOP还是BOT）3.8：rule设置，将客户提供的线宽，线距提前设置进去，（杂线一般使用0.15MM），LOGIC-ASSIGN DIFFERENTIAL PAIR设置配对走线3.9：请优先将重要线LAYOUT，如：（DIFF，CLK，USB，SATA，PCIE，等。

allegro走线规则Allegro是一种电子设计自动化 (EDA) 软件工具，在PCB设计中有着广泛的应用。

在使用Allegro进行PCB布线时，遵循一些走线规则对于保证电路板的性能和可靠性非常重要。

下面是一些参考内容，总结了Allegro中常见的走线规则。

1.走线方向：在Allegro中，走线时通常优先考虑水平或垂直方向的路径。

这有助于保持信号线的长度一致，并减少信号串扰的风险。

通过优先考虑水平或垂直方向的路径，可以减少线路的弯曲和拐角，提高布线的整体效果。

2.保持合理的线宽和距离：在进行层间走线时，通常需要根据电流、信号类型和允许的电路板尺寸来选择合适的线宽。

线宽太窄可能会导致过大的电阻、电流密度过高和信号功耗过高，而线宽太宽可能会占用过多的空间，并增加板上的串扰风险。

同样，走线时需要保持适当的线距，以减少相邻线路之间的串扰。

3.避免信号跳过卡槽/过孔：在Allegro中，卡槽和过孔常被用于穿越电路板的信号线。

然而，在走线时，有时候需要避免信号线跳过这些卡槽或过孔。

这是因为卡槽和过孔可能导致信号串扰或其他电磁干扰，影响电路传输的可靠性。

所以，在走线过程中，需考虑信号线的路径，避免其与卡槽或过孔相交。

4.设置绕线规则：在Allegro中，可以设置绕线规则来避免信号线与其他元件或区域的接触。

绕线规则可以帮助自动绕线工具绕过指定的区域，确保连接的准确性和稳定性。

这对于在拥挤的电路板设计中避免线路交叉和冲突非常有用。

5.电源和地线：在布线中，电源线和地线的走线规则也需要特别注意。

为了确保供电和地线的稳定性，它们在走线时通常需要使用较大的线宽。

此外，电源和地线应尽量短，以减少串扰和功率损耗。

如果电源和地线需要跨越较远的距离，可以考虑使用填充层或者增加地线的厚度来提高走线效果。

6.分析和验证：在走线过程中，可以使用Allegro提供的分析和验证工具来检查线路的连通性、电信号完整性和电流容量等。

分析和验证工具可以帮助发现潜在的问题，提前解决布线中的错误，并确保设计满足要求。

GRASER TECHNOLOGY. INC.PROPAGATION_DELAYPROPAGATION_DELAY这个设定主要用来对Net绝对长度的设定,如要求设定一组Net的长度要在Min Mil到Max Mil之间的话,就可以用这种设定来完成.设定步骤1.点击菜单Edit>Properties2.选择要设定的Net3.选择PROPAGATION_DELAY4.输入设定的值(下面会对值的写法作介绍) 5.OK设定值的写法如果一个Net只有连接两个Pin就可以用下面这种语法:L : S : min : max, L:S 是固定格式就可以了,后面的min是Net长度的最小值,max是最大值如果只要求Net长度在多少之内就可以省略min值,如: L : S : : max相反如果只有求在多少以上就可以省略max值,如:L : S : min :如果一个Net连接多个Pin,而只要求某个Pin到某个Pin的走线长度在多少范围内就可以,这种情况的设定就相对复杂些,具体要写出连接的Pin,语法见下面:Ux1.Piny1 : Ux2: Piny2: min: max, 就是前面要写出具体从那个零件的哪个pin到哪个零件的哪个pin,下面是实际的例子:PROPAGATION_DELAY = L:S:1200 MIL:1400 MIL后面蓝色部分就是要在设置是输入的,其实MIL可以省略会自动产生,设定走线长度要求在1200Mil到1400Mil之间,PROPAGATION_DELAY = L:S:1200: 设定走线大于1200Mil就可以了PROPAGATION_DELAY = L:S: :1400 设定走线小于1400Mil就可以了PROPAGATION_DELAY = U1.2:R1.1:500:600 设定U1的Pin2到R1的Pin1的走线长度在500Mil与600Mil之间RELATIVE_PROPAGATION_DELAY 这个设定主要用来对一组Net 做等长设定,如要求设定一组Net 的长度误差要在Tolerance Mil 之间的话,就可以用这种设定来完成.这里会多一个基准线的概念,就是其它设定的走线需要和这基准线来比较,如果比它长多少,短多少都在Tolerance 之内就是达到要求的,如果走线Net 长度达到要求就显示绿灯,否则就显示红灯并会有DRC 错误提示RELATIVE_PROPAGATION_DELAY设定步骤1.点击菜单Edit>Properties2.选择要设定的Net3.选择REVELATE_PROPAGATION_DELAY4.输入设定的值(下面会对值的写法作介绍)5.OK设定值的写法这个设定的语法写法和前面的有点类似,不过比PROPAGATION_DELAY复杂,具体见下面:这里主要讲解两个Pin的Net的设定,多Pin的设定只要把L:S改成具体的Pin就可以了.语法: Group: G : L : S : Delta: ToleranceGroup :等长组名,不要和以定义的BUS_NAME的值相同,建议可以在原来值前面加R_定义Delta :这个值可能有点难理解,就是设定的这个走线的长度要比基准线长还是短多少,一般都是要求和基准线一样长,那就是这里的为0, 如果要长就用+Delta,短就用-Delta,+可以省略Tolerance :与基准线之间的误差,可以是具体值(xx Mil) 也可以用百分比(xx%),注意:Tolerance的值为+/-多少,如果写50,就是误差为+/-50Mil, 其实误差就是100Mil另外对一组设定好等长的走线还要指定基准线, 基准线的值和前面一般的一样,就是Delta和Tolerance项省略,那样系统就默认为这组等长线的基准线例: 要设定一组Data线等长, 误差为+/-25Mil, 如果没有特别要求特定线为基准,可以自己选择基准线先设定所有走线:RELATIVE_PROPAGATION_DELAY=R_DATA:G:L:S:0:25再特定设基准线: RELATIVE_PROPAGATION_DELAY=R_DATA:G:L:S::如果有根线要比基准线长50Mil则设定为:RELATIVE_PROPAGATION_DELAY=R_DATA:G:L:S:50:25。

SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置Doc Scope : Cadence Allegro 15.xDoc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev : 1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。

b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。

c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。

虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。

2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。

何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。

而承载差分信号的那一对走线就称为差分走线。

allegro多人合作PCB布局走线步骤allegro具有多人合作的灵活性，一块比较复杂的PCB可以多人分模块设计，然后通过简单的几个步骤就可以将各个模块衔接起来。

这样可以提高工作效率和缩短PCB开发时间。

下面以一块PCB为实例向你介绍操作方法。

Allegro 版本：16.31.多人布局如上图，假如A同事布局好了一块功能模块，现B同事需要调用A同事完成好的布局。

点击File->Export->Placement默认Export就可以了。

下是B同事没有布局空白区域，现导入A同事的布局File->Import->Placement和A同事的布局就一模一样了注意：A和B同事的文件必须是同一文件，原点必须在同一位置。

2.多人布线。

Allegro的多人布线是通过sub-drawing来实现的，多人合作最好是分模块分区域设计，各同事走线尽量不要进入其他同事的区域。

首先设置下allegro的环境参数中sub-drawing路径，Setup->User preference->Paths->config->clippath 双击现在路径指定到你想存入的位置。

OK两次关闭对话框。

下图是B同事完成的走线。

现需要将它粘贴到A同事的文件中。

点击File->Export->sub-drawing在Find面板中勾选你想要输出的东西，在options面板中保留你想要的输出然后按住鼠标左键拖出你想输出的PCB部分选中的部分会高亮在命令栏中输入x 0 0，它代表你输出是以原点为参考点的。

然后会弹出对话框记住这个路径很重要，一定要是我们先前设置环境参数时你所定义的路径，要不导入时你会找不到这个输出的文件。

A同事没有走线图如下选中File->Import->sub-drawing双击standard后，鼠标上会粘附这一个小方块，在命令栏输入x 0 0看看B同事完成的内容是不是就到A同事中间了，多人完成的步骤和两人合作的道理是一样的，以此类推。

allegro默认走线宽度摘要：1.简介2.allegro 默认走线宽度设置3.走线宽度设置方法4.设置走线宽度的影响5.总结正文：1.简介在PCB 设计中，走线宽度是一个重要的参数，它直接影响到PCB 的性能。

Allegro 是Cadence 公司的一款PCB 设计软件，提供了强大的走线宽度设置功能。

本文将详细介绍Allegro 中的默认走线宽度设置方法及其影响。

2.allegro 默认走线宽度设置在Allegro 中，默认走线宽度可以通过以下步骤进行设置：- 打开Allegro 软件，新建或打开一个PCB 项目。

- 在项目管理器中选择需要设置走线宽度的PCB。

- 点击工具栏上的“ROUTE”按钮，进入走线模式。

- 使用鼠标左键在PCB 上点击起点，然后点击终点，绘制一条走线。

- 当走线绘制完成后，鼠标指针会变成一个带有左右箭头的十字形。

- 按住鼠标左键，拖动十字形以调整走线宽度。

3.走线宽度设置方法Allegro 提供了多种走线宽度设置方法：- 直接拖动：在走线模式下，按住鼠标左键，拖动十字形以调整走线宽度。

- 使用命令：在PCB 编辑器中输入“WIDTH”命令，然后输入走线宽度值。

例如：“WIDTH 0.25”表示设置走线宽度为0.25mil。

- 在属性管理器中设置：选择走线，然后在属性管理器中找到“Width”属性，输入走线宽度值。

4.设置走线宽度的影响走线宽度的设置对PCB 的性能和外观有很大影响：- 性能：合适的走线宽度可以减小信号传输延迟，降低信号反射，提高信号完整性。

- 外观：合理的走线宽度可以使PCB 看起来更加整洁，提高产品的美观度。

- 制造：走线宽度与PCB 制造工艺密切相关，设置合适的走线宽度可以避免在制造过程中出现问题。

5.总结Allegro 提供了方便的走线宽度设置功能，通过拖动十字形或使用命令可以轻松地调整走线宽度。

合理的走线宽度对于提高PCB 性能和美观度至关重要。

A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .pc b b b s .c o m修订记录日期版本描述作者2008-12V1.0初版，学完的总结。

适用于Cadence 15.5版本。

Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。

添加一些说明性文字。

感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophanw w w .p c b b b s .c o m目录一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下：“Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。