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DSP6700最小系统原理图

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VCC3V3
AMS1117_3V3
20uF
1
CS_AIN_RN CS_AIN_RP CS_AIN_LP CS_AIN_LN C12 0.1uF C13 L1 C8 0.1uF C9 1uF
2
FB
D
VCC5V
VCC3V3
VCC3V3 VCC5V
3
C14 20uF C15 0.1uF
GND/ADJ TAB
45 43 41 39 36 34 32 30 44 42 40 38 35 33 31 29 11 28 26 37
DQ15 DQ14 DQ13 DQ12 DQ11 DQ10 DQ9 DQ8 DQ7 DQ6 DQ5 DQ4 DQ3 DQ2 DQ1 DQ0 WE# OE# CE# VDD VSS_27 VSS_46
CLOCK
REF GND REFIN NC
OE VDD REF4 REF2
8 7 6 5
1 2 3 4 5
CON4
注意电源完整性问题 必须用局部管脚去耦
CY2303
B
VCC5V C26 47uF J2 U6C C27 47uF
VCC12VN
B
C28 47uF
C29 47uF
2 4 6 8 10 12 14
EMIF6713
EA2 EA3 EA4 EA5 EA6 EA7 EA8 EA9 EA10 EA11 EA12 EA13 EA14 EA15 EA16 EA17 EA18 EA19 EA20 EA21
Y6 V7 W7 V8 W8 Y8 V9 Y9 V10 W13 V14 W14 Y14 W15 Y15 V16 Y16 W17 Y18 U18 V11 W10 V12 Y5 Y11 Y10 J19 J17 J18 V5 Y4 U19 V20
ARE/SDCAS/SSADS AOE/SDRAS/SSOE AWE/SDWE/SSWE ARDY ECLKIN ECLKOUT BUSREQ HOLD HOLDA BE3 BE2 BE1 BE0
TMS320C6713GDP
VCC3V3 C30 0.1uF
27 46
A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 NC1 NC2 NC3 NC4 NC5 NC6 NC7
CLKX0/ACLKX0 FSX0/AFSX0 DX0/AXR0[1] CLKR0/ACLKR0 FSR0/AFSR0 DR0/AXR0[0] CLKS0/AHCLKR0
McBSP_I2C
G3 H1 H2 H3 J3 J1 K3
R13 R14 R15
33 33 33
CS4272_SCLK CS4272_LRCLK CS4272_SDIN CS4272_SCLK CS4272_LRCLK CS4272_SDOUT MCBSP_CLKIN
HEADER 7X2
1 3 5 7 9 11 13
CLKX1 FSX1 DX1 CLKR1 FSR1 DR1_SDA1 CLKS1_SCL1 SCL_M0 SDA_M1 R16 R17 0 0 SCL0 SDA0
L3 L1 L2 M1 M3 M2 E1 N1 N2
CLKX1/AMUTE0 FSX1 DX1/AXR0[5] CLKR1/AXR0[6] FSR1/AXR0[7] DR1/SDA1 CLKS1/SCL1 SCL0 SDA0
2 4 5 7 8 10 11 13 74 76 77 79 80 82 83 85 31 33 34 36 37 39 40 42 45 47 48 50 51 53 54 56 3 9 35 41 49 55 75 81 6 12 32 38 46 52 78 84
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 VDDQ0 VDDQ1 VDDQ2 VDDQ3 VDDQ4 VDDQ5 VDDQ6 VDDQ7 VSSQ0 VSSQ1 VSSQ2 VSSQ3 VSSQ4 VSSQ5 VSSQ6 VSSQ7
ED8 ED9 ED10 ED11 ED12 ED13 ED14 ED15 ED16 ED17 ED18 ED19 ED20 ED21 ED22 ED23 ED24 ED25 ED26 ED27 ED28 ED29 ED30 ED31
K18 K19 L18 L19 M19 M20 N18 N19 N20 P18 P20 R19 R20 T18 T20 T19 V4 W4 Y3 V2 V1 U2 U1 U3 T1 T2 R3 R2 P1 P2 P3 N3 V17 W18 W6 V6
CS4272
28 27 26 25 24 23 22 21 20 19 18 17 16 15
CS_AOUT_RN CS_AOUT_RP CS_AOUT_LP CS_AOUT_LN
VCC5V C3 0.1uF C5 C4 10uF C6
3
GND/ADJ TAB
4
R1
47K
U1
U2
VIN
VOUT
2
C7
16 17 48 1 2 3 4 5 6 7 8 18 19 20 21 22 23 24 25 9 10 12 13 14 15 47
R_EA20 R_EA19 R_EA18 R_EA17 R_EA16 R_EA15 R_EA14 R_EA13 R_EA12 R_EA11 R_EA10 R_EA9 R_EA8 R_EA7 R_EA6 R_EA5 R_EA4 R_EA3 R_EA2
U6A ED0 ED1 ED2 ED3 ED4 ED5 ED6 ED7 ED8 ED9 ED10 ED11 ED12 ED13 ED14 ED15 ED16 ED17 ED18 ED19 ED20 ED21 ED22 ED23 ED24 ED25 ED26 ED27 ED28 ED29 ED30 ED31 CE0 CE1 CE2 CE3
D
1 R22 8 2 7 3 6 4 5 1 R24 8 2 7 3 6 4 5 1 R25 8 2 7 3 6 4 5 1 R27 8 2 7 3 6 4 5 1 R29 8 2 7 3 6 4 5 1 R32 8 2 7 3 6 4 5 1 R34 8 2 7 3 6 4 5 1 R36 8 2 7 3 6 4 5
SST39VF800A
R_ED0 R_ED1 R_ED2 R_ED3 R_ED4 R_ED5 R_ED6 R_ED7 R_ED8 R_ED9 R_ED10 R_ED11 R_ED12 R_ED13 R_ED14 R_ED15 R_ED16 R_ED17 R_ED18 R_ED19 R_ED20 R_ED21 R_ED22 R_ED23 R_ED24 R_ED25 R_ED26 R_ED27 R_ED28 R_ED29 R_ED30 R_ED31 VCC3V3
VCC5V TP1 VCC12VP TP2 TP7 VCC12VN TP3 TP8 TP6
XNET中点引出馈线返回输入端
外部电源滤波
TMS320C6713GDP
如果Codec工作在Stand Alone模式，去掉这两个电阻
VCC3V3 VCC3V3
A
TP4 R18 R19 R20 R21 10K SCL0 10K SDA0 TP5 10K DR1_SDA1 10K CLKS1_SCL1
R_ED0 R_ED1 R_ED2 R_ED3 R_ED4 R_ED5 R_ED6 R_ED7 R_ED8 R_ED9 R_ED10 R_ED11 R_ED12 R_ED13 R_ED14 R_ED15 R_ED16 R_ED17 R_ED18 R_ED19 R_ED20 R_ED21 R_ED22 R_ED23 R_ED24 R_ED25 R_ED26 R_ED27 R_ED28 R_ED29 R_ED30 R_ED31 EA5 EA4 EA3 EA2 EA9 EA8 EA6 EA7 EA13 EA12 EA11 AWE EA18 EA15 EA16 EA14 EA20 EA19 EA17 ARE AOE ECLKOUT EA10
U8
U7
1 R23 8 2 7 3 6 4 5 1 R26 8 2 7 3 6 4 5 1 R28 8 2 7 3 6 4 5 1 R30 8 2 7 3 6 4 5 1 R33 8 2 7 3 6 4 5 1 R35 8 2 7 3 6 4 5
R_EA5 R_EA4 R_EA3 R_EA2 R_EA9 R_EA8 R_EA6 R_EA7 R_EA13 R_EA12 R_EA11 R_AWE R_EA18 R_EA15 R_EA16 R_EA14 R_EA20 R_EA19 R_EA17 R_ARE R_AOE R_ECLKOUT R_EA10
5
4
3
2
1
在stand alone模式中 安装 Master Mode 不安装 Slave Mode
芯片复位由DSP控制，MCBSP口时钟稳定后，由DSP程序控制拉高复位电平 VCC3V3
VCC3V3 C1
D
C2 1uF
CS4272_SDOUT
0.1uF
20uF
1uF
1
CS4272_MCLK CS4272_LRCLK CS4272_SCLK R2 33 CS4272_SDIN
2
FB
1
VCC5V C19 R9 33 CS4272_MCLK C21 1uF 0.1uF
L3Leabharlann 2FB1VCC3V3
VCC5V U5 REF_OUT

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DSP最小系统设计

DSP最小系统设计

湖北民族学院信息工程学院课程设计报告书题目: 基于TMS320VC5402的DSP最小系统设计专业：电子信息科学与技术班级： K0308414学号：K*********学生姓名：***指导教师：**2011 年 04 月 21 日摘要该文设计的D S P最小系统可应用于简单的工程研究和应用开发。

文中所设计的DS P 最小系统由TI公司的定点DSP芯片TMS320VC5402及其相关电源和时钟电路、片外扩展存储器、标准JTRA接口构成。

本文的原理图制作用的是protel软件。

系统框图用Visio软件绘制。

关键词：D S P最小系统；protel软件；Visio软件AbstractThis paper designs the DSP minimum system can be applied to simple engineering research and application development. Paper designed DSP minimum system consists of fixed-point DSP chip TI's TMS320VC5402 and its associated power supply and clock circuitry, chip extended memory interface consists of standard JTRA. Schematic of this article make use of the protel software. System block diagram drawn using Visio software.Keywords: DSP minimum system; protel software; Visio software信息工程系课程设计任务书年月日目录目录 (6)1引言 (7)2硬件设计 (8)2.1TMS320VC5402芯片的选择 (8)2.2位电路设计 (8)2.3电源电路设计 (9)2.4时钟电路的设计 (10)2.5仿真电路的设计 (10)2.6存储器电路设计 (11)2.7外扩程序存储器电路 (12)3 软件设计 (13)3.1 卷积的原理 (13)3.2 实验程序 (13)3.3实验结果 (14)4 结论 (15)图9 (15)5参考文献 (16)1引言数字信号处理器(Digital Signal Processor ，DSP ) 是采用数字计算的方法对信号进行处理的专用芯片，具有精确、可靠性好、易于大规模集成等优点。

四、DSP最小系统及硬件基本介绍

四、DSP最小系统及硬件基本介绍


23
时钟
哪些器件需要时钟
DSP CPU时钟 时钟 EMIF时钟（仅C55x和C6000系列 时钟（ 系列DSP） 时钟 和 系列 ） 串行通信器件 UART USB …… 音频／ 音频／视频器件 Audio Codec器件 器件 Video Decoder和Encoder器件 和 器件 ……
24
时钟
TPS76333： ： TPS7333： ： TPS76801： ： TPS76833： ： TPS75701： ： TPS75733： ： TPS75501： ： TPS75533： ： 5V 5V 5V 5V 5V 5V 5V 5V 3.3V 3.3V 可调 3.3V 可调 3.3V 可调 3.3V
器件的时钟选项
大多数器件片内均包含振荡电路，只需外加晶体和 个负载电容即可产 大多数器件片内均包含振荡电路，只需外加晶体和2个负载电容即可产 生所需的时钟信号。也可禁止片内振荡电路， 生所需的时钟信号。也可禁止片内振荡电路，直接由外部提供时钟信号 TI DSP更提供多种灵活的时钟选项： 更提供多种灵活的时钟选项： 更提供多种灵活的时钟选项 片内／ 片内／片外振荡器 片内PLL 片内 PLL分频／倍频系数可由硬件／软件配置 分频／倍频系数可由硬件／ 分频 不同的DSP时钟可配置的能力可能不同，使用前应参考各自的数据手册 时钟可配置的能力可能不同， 不同的 时钟可配置的能力可能不同
晶体Crystal 晶体 晶体谐振器的简称，是一种压电石英晶体器件， 晶体谐振器的简称，是一种压电石英晶体器件，具有 一个固有的谐振频率，在恰当的激励作用下， 一个固有的谐振频率，在恰当的激励作用下，以其固 有频率振荡。 有频率振荡。 振荡电路Oscillator 振荡电路 为晶体提供激励和检测的电路 晶振Crystal Oscillator 晶振 将晶体、振荡器和负载电容集成在一起， 将晶体、振荡器和负载电容集成在一起，其输出直接 为一方波时钟信号。 为一方波时钟信号。
DSP最小系统设计及基本算法的实现

DSP最小系统设计及基本算法的实现


图 1
TMS320VC5402 时钟信号的产生
软件修改的 PLL: ; /3 - - - - - - - - - - - - - - - - - - ; The fo llowing codes switch to 100 MHz clo ck ! ; - - - - - - - - - - - - - - - - - st wa it_ p ll: ldm 58 h, a and #1, a bc wait_ p ll, aneq
CLKMD CLKMD CLKMD CLKMD RESET 1 2 3 VALUE 0 0 0 E007 h 0 0 1 1 1 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 9007h 4007h 1007h F007 h 0000h F000 h CLOCKMODE PLL × 15 PLL × 10 PLL × 5 PLL × 2 PLL × 1 1 /2 (PLL dsatled) 1 /4 (PLL dsatled) Reserved ( bypass mode)
chip TM S320VC5402 by TI Comp any an d its related power and c lock c ircu ihe standa rd UAR T in terface. Key words: DSP minim um system; FSK modu la tion; F IR filter
DSP 基 本 算 法 实 现 的 理 解 。文 中 所 设 计 的 DSP 最 小 系 统 由 TI 公 司 的 定 点 DSP 芯 片 TM S3 20VC54 02 及其相关电源和时钟电路 、片外扩展存储器 、A /D、D /A、标准 UART 接口构成。
DSP原理与应用DSP系统设计PPT课件

DSP原理与应用DSP系统设计PPT课件

第37页/共56页
244/245逻辑图
第38页/共56页
244/245的作用
作用：驱动、总线隔离、总线隔离器、芯片保护、电平转换
第39页/共56页
244/245的作用
第40页/共56页
244/245的作用
第41页/共56页
电平变换
为什么需要电平变换
➢ DSP系统中难免存在5V/3.3V混合供电现象 ➢ I/O为3.3V供电的DSP，其输入信号电平不允许超过电源电压3.3V ➢ 5V器件输出信号高电平可达4.4V ➢ 长时间超常工作会损坏DSP器件 ➢ 输出信号电平一般无需变换
时钟对PCB布局的影响
用被动元件滤波方式给时 钟电路供电，供电电 源加10～100μF钽电 容旁路，每个电源引 脚加0.01～0.1μF瓷片 电容去耦
晶振、负载电容、PLL滤 波器等应尽可能靠近 时钟器件
在靠近时钟源的地方串接 10–50Ω端接电阻，以 提高时钟波形的质量
第34页/共56页
JTAG仿真接口
UART（RS232、RS422/RS485） CAN总线 USB ……
DSP系统需要的电源种类 数字电源和模拟电源 电源滤波 电源对PCB布局的影响 供电方案及器件选型 上电次序 电源监视与系统监视 电源电路实例
电源
第4页/共56页
电源
给TI DSP供电
核
I/O
电源 电源
模拟 电源
TMS320™ DSP
锁相环电路PLL（Phase-Locked Loops）
用于对输入时钟信号进行分频或倍频的
振
电路
荡 电
路
晶体
第21页/共56页
时钟
基础知识（2）：PLL
FVCO／P = FREF／Q FOUT = FVCO／N FOUT = FREF ×P／（Q×N）