分频器设计基础知识

分频器的设计一、课程设计目的1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。

通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。

2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。

价格在几十元以下的分频器质量难以保证，实际使用表现平庸。

自制分频器可以较少的投入换取较大的收获。

二.内容分频器-概述分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。

在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。

早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。

正弦分频器除在输入信噪比低和频率极高的场合已很少使用。

分频器-作用分频器是音箱中的“大脑”，对音质的好坏至关重要。

功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。

要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。

在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。

尤其在中、高频部分，分频电路所起到的作用就更为明显。

其作用如下：合理地分割各单元的工作频段；合理地进行各单元功率分配；使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；利用分频电路的特性以弥补单元在某频段里的声缺陷；将各频段圆滑平顺地对接起来。

分频器的设计原理
分频器的设计原理是将输入信号分成多个具有不同频率的输出信号。

通过使用不同的电路和技术，可以将输入信号分频为两个或更多个频率不同的输出信号。

常见的分频器设计原理包括以下几种：
1. 分频器基于计数器：通过使用计数器电路，将输入信号的频率除以一个固定的整数值，从而获得分频后的输出信号。

计数器经过一定的计数周期后重新开始计数，实现分频功能。

2. 分频器基于锁相环（PLL）：锁相环是一种反馈控制系统，通过将输入频率与参考频率进行比较，并不断调整输出频率，使其与输入频率相同或成比例，从而实现分频功能。

3. 分频器基于频率合成器：频率合成器是一种电路，可以将不同的频率合成为所需的频率。

通过设置合适的频率合成比例，可以实现输入信号的分频。

4. 分频器基于滤波器：滤波器可以选择性地通过或屏蔽特定频率范围的信号。

通过设计适当的滤波器，可以将输入信号的特定频率分离出来作为输出信号。

以上是一些常见的分频器设计原理，不同的应用场景可能采用不同的设计原理。

分频器广泛应用于无线通信、音频处理、数字信号处理等领域。

分频器的简易计算与制作一、分频器的计算1.1阶分频器及其计算通常采用1阶（6dB/Out）3dB降落点交叉型、其特点是高、低通和带通滤波器采用同值的L和CL=R/2πf c=159R/f c (mH)C=1/2πf c R=159000/f c R(µF)2. 2阶分频器及其计算（1）3dB降落点交叉型f c=225R/f c(mH)f c R=113000/f c/R(µF)（2）6dB降落点交叉型只需将高、低通滤波器的f c向上和向下移到1.3f c和0.76f c位置L=22FR/f c0.76=296R/f c(mH)C=113000/0.76f c R=148000/Rf c(µF)3．阻抗补偿电路的计算（C为无极性电容）（1）以音圈电感为主要依据R=R o(喇叭阻抗)C=L bm/R e2(µF)( L bm为音圈电感量、R e为音圈直流电阻)（2）以某个频侓点的阻抗为主要设计依据R=R o(喇叭阻抗)C=159000Z/FR2 (µF)F为最佳的阻抗补偿点频率，一般选在单元曲线上升幅度达6dB处。

即比额定阻抗大一倍处。

Z为f处的阻抗（即Z=2R o）二、常用分频器的相位特性1. 1阶−3dB降落点交叉型高通部分相位旋转至+45，低通部分旋转至−45、两者有90的相位差，高低单元在分频点附近的辐射声有部分被抵消，一般取−3dB落点处交叉。

2.2阶−6dB降落点交叉型高低单元应反向连接，一般取−6dB落点处交叉。

3.非对称−4.5dB落点交叉型（1阶低+2阶高）高通部分旋转至90、低通部分旋转至−45，若同向相接则相位差为135、反向则为−45，正好可校正到低单元平面排列时产生的+45相位差。

三.电感线圈制作数据220四、分频器的设计实例1. 电路选择及参数的选取（1）选非对称−4.5dB落点交叉型（1接低通+2阶高通）（2）f c取3200HZ2.计算方法：L1=159R/0.9f c=159×8/0.9×3200=0.44mH(140T)L2=225R/1.1f c=225×8/1.1×3200=0.51/mH(150T)C2=113000/1.1f c R=113000/1.1×3200×8=4.01µ3.阻抗补偿网络的计算R=R低=8Ω实测低音单元至2400HZ时，Z=2R低=16ΩC=159000×16/2400×64=16.6µ。

分频器设计分频器是一种电子电路，能够将输入信号分解成不同频率的输出信号。

在电子系统中，分频器扮演着重要的角色，被广泛应用于通信、信号处理、计算机等领域。

分频器的设计需要考虑许多因素，包括分频比、频率范围、输出信号质量等。

下面将以一个简单的二分频器为例，介绍分频器的设计过程。

首先，我们需要根据要求确定分频比。

假设我们需要设计一个二分频器，即将输入信号的频率减小一半，可得到输出信号的频率。

其次，我们需要选择适当的电子元件组成电路。

在这个例子中，我们可以使用D触发器和与门组成二分频器。

D触发器是一种特殊的触发器，具有两个输入端(D和时钟信号CLK)和两个输出端(Q和Q’)。

根据D触发器的特性，当CLK信号上升沿到来时，Q端的信号会根据D端的信号进行更新。

具体地说，我们将输入信号接入D触发器的CLK端，将输出信号接入D触发器的D端。

当输入信号的频率较高时，D触发器在每个时钟周期都会根据输入信号更新一次输出信号，从而使输出信号的频率减小一半。

同时，我们还需要使用与门将原始输入信号与输出信号进行“与”运算。

与门是一种逻辑门，只有当所有输入信号都为高电平时，输出信号才为高电平。

在二分频器的设计中，输出信号只有当原始输入信号和分频后的输入信号都为高电平时，才为高电平。

通过与门可以实现这一功能。

最后，我们需要考虑电路的摆放和电源的供应。

将D触发器和与门适当摆放，以确保信号传输和电路工作的稳定性。

同时，供应适当的电源电压和电流，以满足电路工作的要求。

总结起来，分频器是一种实现信号分解的电子电路。

通过选择适当的元件组成电路，并考虑电路布局和电源供应等因素，可以设计出满足不同需求的分频器。

分频器的设计需要充分理解电子元件的特性和工作原理，并根据要求进行合理设计和优化，以实现预期的信号分解效果。

分频器分频点计算公式分频器是电路中非常常见的一种电子元件，在信号处理、数字电路等领域都有广泛的应用。

分频器的作用是将输入的信号分成多个频段输出，这样可以更好地处理和控制不同频段的信号。

分频器的分频点是分频器设计中非常重要的参数之一，它决定了分频器能够分成几个频段，以及每个频段的频率范围。

下面我们来详细介绍分频器分频点的计算公式和相关的知识点。

首先，我们需要了解一下分频器的基本结构和工作原理。

一般的分频器由一个或多个带通滤波器串联或并联而成，通过不同的组合方式来实现分频的功能。

在设计分频器时，通常会给定分频器的通带范围和阻带范围，并需要计算出分频点的具体数值。

对于二阶滤波器而言，其通带和阻带之间有一个临界点，也就是所谓的截止频率。

当信号的频率小于截止频率时，信号可以通过滤波器的通道，当信号频率大于截止频率时，信号就被滤波器的阻带所过滤掉了。

因此，分频器的分频点其实就是这个截止频率。

对于一个单级带通滤波器而言，其中心频率是通过电容和电感的串联或并联得到的，实际计算公式为：$$f_0 = \frac{1}{2\pi\sqrt{L_1C_1}}$$其中，$f_0$表示滤波器的中心频率，$L_1$和$C_1$表示电感和电容的取值。

对于多级分频器的设计而言，需要注意各级滤波器的截止频率应该依次递减，以保证分频器能够正常工作。

具体计算公式为：$$f_n = \frac{f_{n-1}}{\sqrt{2}}$$其中，$f_n$表示第$n$级滤波器的截止频率，$f_{n-1}$表示前一级滤波器的截止频率。

可以看出，每一级滤波器的截止频率都是前一级截止频率的一半，这样就能够保证不同频段的信号能够被正确地分离出来。

需要注意的是，分频点的计算公式是基于理想情况下的计算，而实际的电路中会有一些误差和偏移。

对于高频率的信号而言，贴片电容的电感等因素会导致阻抗产生变化，这些都可能会导致分频点偏移。

因此，在实际设计中需要进行相关的测试和优化，以确保分频器的性能能够得到充分的发挥。

分频器的设计取决于什么？
文章来源：
分频器的设计主要取决三个因素：
(1)扬声器额定阻抗
(2)分频点频率
一般两频道分频器，分频点可在800～3000赫之间选取；三频道分频器的第一分频点可在300～500赫之间选取，第二分频点可在3000～5000赫之间选取。

选取分频点时应注意两点：一是在分频点处，两个扬声器同时都处在良好的工作状态，即在分频点处的频响曲线应器同时都处在良好的工作状态，即在分频点处的频响曲线应平直；二是在分频点处两者衔接要平滑、自然。

其频响曲线不应出现明显的“峰”和“谷”。

(3)衰减率
所谓衰减率，是指扬声器在分频点以下，扬声
器的频响曲线随频率变化而下降的斜率，以每倍频程下降的分贝数来表示。

分频器是FPGA设计中使用频率非常高的基本单元之一。

尽管目前在大部分设计中还广泛使用集成锁相环（如altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。

首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。

1 整数分频器的设计1.1偶数倍分频偶数分频器的实现非常简单，通过计数器计数就完全可以实现。

如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。

以此循环，就可以实现任意的偶数分频。

图1所示是占空比为1：1的36分频的仿真波形图。

1.2奇数倍分频奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。

比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。

这样，就在计数值邻近的1和2进行了两次翻转。

如此便实现了三分频，其占空比为1/3或2/3.占空比1/15的15分频设计的主要代码如下：如果要实现占空比为50％的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。

即可得到占空比为50％的三分频时钟这是奇数分频的第三种方法。

这种方法可以实现任意的奇数分频。

如将其归类为一般的方法：对于实现占空比为50％的N倍奇数分频，首先要进行上升沿触发以进行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过（N-1）/2再次进行翻转，就可得到一个占空比非50％的奇数n分频时钟。

再同时进行下降沿触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过（N-1）/2时，输出时钟再次翻转以生成占空比非50％的奇数n分频时钟。

通用分频器基本原理1.频率分析：通用分频器首先需要对输入信号进行频率分析，以便确定分频比例。

频率分析可以通过各种方式实现，其中最常见的方式是采用频率锁定环或者锁相环（PLL）电路。

频率锁定环基于输入信号和参考信号之间的相位差，通过负反馈控制，使得两个信号的频率保持一致。

通过频率锁定环可以精确测量输入信号的频率。

2.分频技术：通用分频器利用分频技术实现输入信号的分频输出。

分频技术主要有几种常见的实现方式：-频率除法：将输入信号的频率通过特定的整数倍除法器进行分频。

比如，将输入信号的频率除以2，3，4等整数倍，得到相应的分频输出。

频率除法电路通常由计数器和比较器组成，计数器计算输入信号的周期或频率，比较器将计数值与预设值进行比较，并产生输出信号的脉冲。

-直接数字频率合成（DDS）：DDS是一种数字信号处理技术，通过数字计算和查表的方式生成输出信号。

输入信号经过数模转换后，通过频率累加器和相位累加器进行数字计算，得到相应的分频输出。

DDS可以实现高精度、高稳定性和快速切换的频率合成。

- 相位锁定环（PLL）：PLL电路的输出是输入信号的分频版本，通过输出信号和参考信号之间的相位锁定，使得输出信号的频率与输入信号的频率成比例。

PLL主要由锁相环比较器、低通滤波器和VCO（Voltage-Controlled Oscillator）组成，通过反馈控制VCO的频率，使其与参考信号的频率保持一致。

总之，通用分频器的基本原理涉及到频率分析和分频技术。

频率分析通过频率锁定环对输入信号进行频率分析和测量，而分频技术则通过频率除法、DDS或PLL等方式，将输入信号按照特定比例进行分频输出。

这种分频技术的应用非常广泛，可以满足不同领域的需求。

数字电路时钟分频设计数字电路时钟分频是现代电子设备中常见的一项技术。

通过分频电路，可以将输入时钟信号的频率减小到所需的频率，以满足特定的应用需求。

本文将介绍数字电路时钟分频的原理和设计方法。

一、分频器的原理分频器是一种常见的数字电路，它可以将输入的时钟信号分频为较小频率的信号。

常见的分频器包括二分频器、四分频器、八分频器等。

这些分频器的原理都基于时钟信号的周期性。

例如，一个二分频器可以将每个上升沿触发的时钟信号变为每两个上升沿触发一次的信号。

通过改变分频器的触发方式和逻辑门的连接方式，可以实现不同的分频比。

二、分频器的设计步骤1. 确定分频比：根据应用需求确定所需的分频比。

分频比是指输入时钟信号的频率与输出时钟信号的频率之比。

例如，如果希望将输入的1MHz时钟信号分频为100kHz，那么分频比为10。

2. 选择适当的分频器类型：根据分频比选择适当的分频器类型。

常见的分频器类型包括二分频器、四分频器、八分频器等。

选择分频器类型时，要考虑到输入时钟信号的频率范围和所需的输出频率。

3. 设计逻辑电路：根据所选的分频器类型，设计相应的逻辑电路。

逻辑电路可以使用逻辑门（如与门、或门、非门等）、触发器（如D触发器、JK触发器等）和计数器等元件来实现。

4. 连接和布线：根据逻辑电路的设计，将各个元件进行连接并进行布线。

在布线过程中，要注意避免干扰和电磁辐射等问题，确保电路的稳定性和可靠性。

5. 测试和优化：完成分频器的设计后，进行测试和优化。

通过测试，检查输出时钟信号的频率是否符合所需的分频比。

如果频率不符合要求，可以对设计进行优化或调整。

三、实例分析以一个八分频器的设计为例，假设输入时钟信号频率为20MHz，要求输出时钟信号频率为2.5MHz。

1. 确定分频比：将输入时钟信号频率除以所需的输出时钟信号频率，得到分频比为8。

2. 选择适当的分频器类型：选择八分频器作为分频器类型。

3. 设计逻辑电路：在八分频器中，可以使用三个D触发器和一个与门来实现。

分频器的设计首先讲一下单元：一般情况下，我们对单元按频率会划分为超高音，高音，中高音，中音，重低音，低音，超低音超高音：負責22kHz以上的頻率高音：負責5000Hz~22kHz頻率.中音：負責1500~5000Hz頻率低音：負責1500Hz以下頻率超低音(增加)負責200Hz以下頻率也有网友提出其他的划分标准以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。

具体的划分是这样的：55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。

这样就很清晰的看出频段的划分了。

110赫兹以下－超低频；110－220赫兹－低频；220－440赫兹－中低频；440－880赫兹－低中频；880－1760赫兹－中频；1760－3520赫兹－中高频；3520－7040赫兹－高频；7040赫兹以上－超高频。

还有两种频段划分方法以“E”音划分-20 次低频20-40 极低频40-80 低频下段80-160 低频上段160-320 中频下段320-640 中频中段640-1280 中频上段1280-2560 高频下段2560-5120 高频中段5120-10240 高频上段10240- 极高频以“C”划分-63 极低频63-125 低频下段125-250 低频上段250-500 中频下段500-1K 中频中段1K-2K 中频上段2K-4K 高频下段4K-8K 高频上段8K- 极高频分频器的主要元件：电阻，电感，电容电阻在分频器中的作用：调整灵敏度电感：其特性是阻挡较高频率，只让较低的频率通过电容：其特性与电感刚好相反，也就是阻挡频率通过电容器：当电容器两端加载电压的时候，两端就会感应并存储电荷，所以电容器是一个临时的储存电能的器件，当电容器两端电压变化很快的时候【即高频】，由于电压变化太快导致两端感应电荷也同步地变化，也就等效于有电流流过电容器，而当频率很低的时候，电容器两端电压变化很慢，近似没有电流流过。

Verilog分频器的设计原理一、概述Verilog分频器是数字电路设计中常用的一个模块，它可以将输入的时钟信号分频成较低频率的信号。

在数字系统中，分频器的应用非常广泛，可以用于时钟频率控制、时序信号生成等领域。

本文将介绍Verilog分频器的设计原理，帮助读者了解其工作原理和实现方法。

二、分频器的基本结构1. 分频器的概念分频器是一种能够将输入时钟信号分频成较低频率的信号的电路。

在数字系统中，分频器通常用于降低时钟频率，以满足某些特定的时序要求。

其基本原理是通过对输入时钟信号进行计数和判断，当计数值达到一定阈值时输出一个时钟脉冲，从而实现对输入信号的分频操作。

2. 分频器的基本结构一个简单的分频器通常由计数器和触发逻辑两部分组成。

计数器用于对输入信号进行计数，触发逻辑用于判断计数值是否达到分频的要求，并生成相应的时钟脉冲输出。

根据计数器的位宽和触发逻辑的设计，可以实现不同的分频比。

三、Verilog分频器的设计原理1. Verilog分频器的模块化设计在Verilog中，通常将分频器设计为一个独立的模块，通过实例化和连接可以方便地集成到更大的数字系统中。

分频器的模块化设计可以使其具有良好的可重用性和扩展性，提高数字系统的整体设计效率。

2. Verilog分频器的时序要求在Verilog中设计分频器时，需要考虑到时钟信号的时序要求。

由于分频器通常用于时序控制，因此需要保证分频的输出信号能够与系统中其他模块的时钟信号同步，避免出现不稳定和不可预测的情况。

3. Verilog分频器的实现方法在Verilog中，可以使用寄存器、计数器和逻辑门等原语来实现分频器的功能。

通过合理的组合和连接这些原语，可以实现不同的分频比和时钟脉冲输出。

Verilog语言本身对于多种数字逻辑的建模和描述具有很好的支持，可以方便地实现各种分频器的设计。

四、Verilog分频器的设计实例1. 2分频器的设计以2分频器为例，其实现原理比较简单。

（2）具体软件设计：1．分频模块FENPINQI：系统时钟CLK经过分频器后形成64分频后输出CLK1。

entity fenpinqi isport(clk:in std_logic;--系统时钟做输入。

clk1:out std_logic);end;architecture beh of fenpinqi issignal add:std_logic_vector(12 downto 0);--定义中间累加信号量。

beginprocess(clk)beginif clk'event and clk='1' thenif add="1111111111111" then add<="0000000000000";--当中间信号add累加到“1111111111111”时归零。

else add<=add+1;--每遇一个clk的上升沿则add加1。

end if;end if;clk1<=add(5);--取add(4)时频率高实验箱A上屏幕不能显示,取add(5)将频率再缩小一倍可以显示，取add（5）实现64分频。

end process;end;2．地址生成模块DIZHI：产生一个八位的二进制地址送给数字信号存储器，一共256个地址对应256个数字码元值。

entity dizhi3 isport(clk:in std_logic;--经2次分频后的时钟（频率较低的）做输入。

address:out std_logic_vector(7 downto 0));end;architecture beh of dizhi3 issignal add: std_logic_vector(7 downto 0); --定义中间累加信号量。

beginprocess(clk)beginif clk'event and clk='1' thenif add="11111111" then add<="00000000";--当中间信号add累加到“111”时归零。

分频器的设计首先讲一下单元：一般情况下，我们对单元按频率会划分为超高音，高音，中高音，中音，重低音，低音，超低音超高音：負責22kHz以上的頻率高音：負責5000Hz~22kHz頻率.中音：負責1500~5000Hz頻率低音：負責1500Hz以下頻率超低音(增加)負責200Hz以下頻率也有网友提出其他的划分标准以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。

具体的划分是这样的：55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。

这样就很清晰的看出频段的划分了。

110赫兹以下－超低频；110－220赫兹－低频；220－440赫兹－中低频；440－880赫兹－低中频；880－1760赫兹－中频；1760－3520赫兹－中高频；3520－7040赫兹－高频；7040赫兹以上－超高频。

还有两种频段划分方法以“E”音划分-20 次低频20-40 极低频40-80 低频下段80-160 低频上段160-320 中频下段320-640 中频中段640-1280 中频上段1280-2560 高频下段2560-5120 高频中段5120-10240 高频上段10240- 极高频以“C”划分-63 极低频63-125 低频下段125-250 低频上段250-500 中频下段500-1K 中频中段1K-2K 中频上段2K-4K 高频下段4K-8K 高频上段8K- 极高频分频器的主要元件：电阻，电感，电容电阻在分频器中的作用：调整灵敏度电感：其特性是阻挡较高频率，只让较低的频率通过电容：其特性与电感刚好相反，也就是阻挡频率通过电容器：当电容器两端加载电压的时候，两端就会感应并存储电荷，所以电容器是一个临时的储存电能的器件，当电容器两端电压变化很快的时候【即高频】，由于电压变化太快导致两端感应电荷也同步地变化，也就等效于有电流流过电容器，而当频率很低的时候，电容器两端电压变化很慢，近似没有电流流过。

分频器的基础知识分频器分频网络又称分频器，是指将全频带音乐信号按需要划分为高音、低音输出或者高音、中音、低音输出（即把信号分成两个或两个以上的频段）的电子装置。

分频器主要用于实现分频任务的电路和音频设备，主要作用均是频带分割、幅频特性与相频特性校正、阻抗补偿与衰减等作用。

共两类，一类是功率分频器（无源分频）将分频器设置在音箱内，位于功率放大器与扬声器之间，通过LC滤波网络（主要由电感、电阻、电容等无源组件组成滤波器网络），将功率放大器输出的功率音频信号分为低音、中音和高音，分别送至相应频段的扬声器中去重放，这种方法被称为被动分频。

功率分频器也称无源式后级分频器，是在功率功放之后进行分频的。

其特点是制作成本低，结构简单，适合业余制作，但插入损耗大、效率低、瞬态特性较差。

第二类：电子分频器（有源分频）：也称有源式前级分频器，是一种将音频弱信号进行分频的设备，分频器设置在前级电压放大器和功率放大器之间的信号线路中的一种模拟电子滤波器，能把前置放大器输出的音频信号分成不同频段后，把每一个音频频段信号给予放大，然后分别送到相应的各自独立的扬声器进行放大处理，这种方法被称为主动分频。

因电流较小故可用较小功率的电子有源滤波器实现，调整较容易，减少功率损耗（这种分频器常用在功放中或单独使用），各频段频谱平衡，相互干扰小，输出动态范围大，本身有一定的放大能力，插入损耗小，音质好。

但此方式每路要用独立的功率放大器，成本高，电路结构复杂，适用于专业扩声系统。

分类：按分频频段可分二分频、三分频和四分频。

二分频是将音频信号的整个频带划分为高频和低频两个频段；三分频是将整个频带划分成高频、中频和低频三个频段；四分频将三分频多划分出一个超低频段。

常见的有两路分频扬声器系统:用一只8英寸或6.5英寸中低音单元加上球顶高音单元.由于中低频段公用一只扬声器,就要求扬声器单元有宽阔的活塞振动范围而不出现分割振动,以保证理想的指向性和相位特性。