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分频器的设计2014-1-10 10.29.8

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分频器的设计

分频器的设计

分频器的设计一、课程设计目的1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。

通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。

2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。

价格在几十元以下的分频器质量难以保证，实际使用表现平庸。

自制分频器可以较少的投入换取较大的收获。

二.内容分频器-概述分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。

在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。

早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。

正弦分频器除在输入信噪比低和频率极高的场合已很少使用。

分频器-作用分频器是音箱中的“大脑”，对音质的好坏至关重要。

功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。

要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。

在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。

尤其在中、高频部分，分频电路所起到的作用就更为明显。

其作用如下：合理地分割各单元的工作频段；合理地进行各单元功率分配；使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；利用分频电路的特性以弥补单元在某频段里的声缺陷；将各频段圆滑平顺地对接起来。

分频器设计_可控型

分频器设计_可控型

现代科技的发展对信号源提出了越来越高的要求，要求信号源的频带宽、频率分辨率高、频率稳定度高、相位噪声和杂散很低、能程控等.频率合成技术是产生大量高精度频率信号的主要技术，频率合成器是一种相位锁定装置，是通讯、雷达、仪器仪表、高速计算机和导航设备中的一个重要组成部分。

频率合成器是可由一个工作范围在G地范围的锁相环构成.在高频范围内工作的锁相环是整个系统中功耗最大的部分之一，因此对锁相环的低功耗研究对降低整个系统的功率损耗有着重要的意义.分数分频频率合成器则是近年来出现的一种新技术，它与传统的整数分频频率合成器相比具有频率分辨率高、相位噪声低等优点。

前置分频器位于高频锁相环的反馈部分.由于工作频率很高，前置分频器也是锁相环中功耗最大的部分之一。

低功耗的前置分频器设计可以很大程度上降低整个锁相环的功率损耗.目录摘要 ................................................................................................................ 错误！未定义书签。

Abstract ........................................................................................................... 错误！未定义书签。

目录 .. (1)引言 (1)一、分频器设计 (2)1.1、分频器的系统介绍 (2)1.2、前置放大器的设计 (3)二、前置分频器单元结构 (3)2.1、TSPC结构 (3)2.2、传统结构 (4)2.3、转换器 (5)三、小数分频器中预分频器的设计 (5)3.1、小数分频器相位杂散的分析 (5)3.2、可编程预分频器结构 (6)结论 (6)参考文献 (8)引言所谓频率合成，又称频率综合，简称频综，是由一个(或几个)具有低相位噪声、高精度和高稳定度等综合指标的参考频率源经过电路上的混频、倍频或分频等信号处理，以便对其进行数学意义上的加、减、乘、除等四则运算，从而最终产生大量具有同样精确度与稳定度的频率源。

一文详解分频器的计算和调整方法

一文详解分频器的计算和调整方法

一文详解分频器的计算和调整方法您是否知道音箱之所以有这么出色的低音高音的音质效果完全得力于一个音箱设备中的音响分频器，如果没有这个小小的音箱分频器，音箱根本就不可能有出色的音质效果。

本文主要带领大家来了解一下分频器的计算和调整，首先来了解一下分频器原理及是分频点，其次详细了解分频器计算的顺序以及调整方法。

分频器简介分频器是指将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放。

在高质量声音重放时，需要进行电子分频处理。

分频器是音箱内的一种电路装置，用以将输入的模拟音频信号分离成高音、中音、低音等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放。

之所以这样做，是因为任何单一的喇叭都不可能完美的将声音的各个频段完整的重放出来。

分频器是音箱中的“大脑”，对音质的好坏至关重要。

功放输出的音乐讯号必须经过分频器中的过滤波元件处理，让各单元特定频率的讯号通过。

要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍、明朗、舒适、宽广、自然的音质效果。

在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频器是音箱中的“大脑”，分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。

尤其在中、高频部分，分频电路所起到的作用就更为明显。

分频器原理从电路结构来看，分频器本质上是由电容器和电感线圈构成的LC 滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻止低频信号；低音通道正好相反，它只让低音通过而阻止高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份都将被阻止。

在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，以便于功放驱动。

分频器设计实验报告

分频器设计实验报告

分频器设计实验报告一、实验目的本次实验的主要目的是设计并实现一个分频器，以深入理解数字电路中频率分频的原理和实现方法，掌握相关的电路设计和调试技能。

二、实验原理分频器是一种数字电路，用于将输入的时钟信号的频率降低为原来的 1/N，其中 N 为分频系数。

常见的分频器有偶数分频器和奇数分频器。

偶数分频器的实现相对简单，可以通过计数器来实现。

当计数器计数值达到分频系数的一半时，输出信号翻转，从而实现偶数分频。

奇数分频器的实现则较为复杂，通常需要使用多个触发器和组合逻辑电路来实现。

在本次实验中，我们将分别设计一个偶数分频器（以 4 分频为例）和一个奇数分频器（以 3 分频为例）。

三、实验器材1、数字电路实验箱2、示波器3、逻辑分析仪4、集成电路芯片（如 74LS 系列芯片）四、实验步骤（一）4 分频器的设计与实现1、原理图设计使用 74LS161 四位二进制同步计数器作为核心器件。

将计数器的时钟输入端连接到输入时钟信号。

将计数器的输出端 Q2 和 Q0 通过与门连接到一个 D 触发器的时钟输入端。

将 D 触发器的输出端作为 4 分频器的输出。

2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。

3、调试与测试输入一个频率稳定的时钟信号。

使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 4 分频。

（二）3 分频器的设计与实现1、原理图设计使用两个 D 触发器和一些组合逻辑门（如与门、或门等）来实现 3 分频。

第一个 D 触发器的输出作为第二个 D 触发器的输入。

通过组合逻辑门对两个 D 触发器的输出进行处理，得到 3 分频的输出信号。

2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。

3、调试与测试输入一个频率稳定的时钟信号。

使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 3 分频。

五、实验结果（一）4 分频器实验结果通过示波器观察输入时钟信号和输出分频信号的波形，发现输出信号的频率为输入信号频率的 1/4，成功实现了 4 分频功能。

课程设计—分频器的制作

课程设计—分频器的制作

电子技术课程设计报告学院：专业班级：学生姓名：学号：指导教师：完成时间：成绩：分频器的制作设计报告一. 设计要求把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。

发挥部分：1、200Hz信号的产生 2、倍频信号的产生。

二. 设计的作用、目的1、掌握运用中规模集成芯片设计分频器的方法。

2、掌握使用与非门、555单稳态产生倍频信号的方法。

三.设计的具体实现1、单元电路设计(或仿真)与分析1、分频信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。

在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。

仿真结果图如下：①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。

②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。

2、200Hz信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。

仿真结果图如下：在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。

2、倍频信号的产生：倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。

这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2脚触发端输入信号，而555单稳态3脚输出倍频后的方波。

仿真结果图如下：左端频率计数器显示的是输入的1000Hz的信号，右端频率计数器显示的是倍频后输出的2000Hz的信号示波器显示：号2000Hz。

分频器的设计原理

分频器的设计原理

分频器的设计原理
分频器的设计原理是将输入信号分成多个具有不同频率的输出信号。

通过使用不同的电路和技术，可以将输入信号分频为两个或更多个频率不同的输出信号。

常见的分频器设计原理包括以下几种：
1. 分频器基于计数器：通过使用计数器电路，将输入信号的频率除以一个固定的整数值，从而获得分频后的输出信号。

计数器经过一定的计数周期后重新开始计数，实现分频功能。

2. 分频器基于锁相环（PLL）：锁相环是一种反馈控制系统，通过将输入频率与参考频率进行比较，并不断调整输出频率，使其与输入频率相同或成比例，从而实现分频功能。

3. 分频器基于频率合成器：频率合成器是一种电路，可以将不同的频率合成为所需的频率。

通过设置合适的频率合成比例，可以实现输入信号的分频。

4. 分频器基于滤波器：滤波器可以选择性地通过或屏蔽特定频率范围的信号。

通过设计适当的滤波器，可以将输入信号的特定频率分离出来作为输出信号。

以上是一些常见的分频器设计原理，不同的应用场景可能采用不同的设计原理。

分频器广泛应用于无线通信、音频处理、数字信号处理等领域。

分频器的设计

分频器的设计

学号:课程设计题目分频信号发生器的分析与设计学院自动化学院专业电气工程及自动化班级姓名指导教师月日课程设计任务书学生:专业班级:题目:分频信号发生器的分析与设计要求完成的主要任务:〔包括课程设计工作量及其技术要求，以及说明书撰写等具体要求〕1. 设:有一输入方波信号f0〔<1MHz〕。

要求输出信号:f1=f0/N，N通过键盘输入。

2. 画出简要的硬件原理图，编写程序。

3. 撰写课程设计说明书。

容包括:摘要、目录、正文、参考文献、附录〔程序清单〕。

正文局部包括:设计任务及要求、方案比较及论证、软件设计说明〔软件思想，流程，源程序设计及说明等〕、程序调试说明和结果分析、课程设计收获及心得体会。

时间安排:12月26日----- 12月28 日查阅资料及方案设计12月29日----- 01 月0 2日编程01月03日-----0 1月07 日调试程序01月08日----- 01月09日撰写课程设计报告. -指导教师签名: 年月日系主任〔或责任教师〕签名: 年月日目录1设计任务及要求11.1设计任务11.2设计要求12.分频信号发生器原理22.1系统原理框图的设计22.2分频器原理说明33.系统方案设计与论证33.1方案一:基于51单片机的分频器设计33.1.1 51单片机最小系统设计33.2方案二:基于8086CPU的分频器的设计63.2.1 8086CPU简介63.2.2 8255并行I/O 芯片83.2.3 8253计数器83.3方案比较与选择104．软件设计114.1 软件流程图114.2源程序11总结体会16参考文献17附录17摘要利用89C51的计数功能,按输出要求,通过计数功能实现分频的功能。

采用这种方法，简单实用。

原理相对简单，可操作性强。

其中还简单的介绍了如何利用8253实现分频的功能。

通过比照介绍，突出利用89C51实现分频器的优越性。

最优设计方案为外部信号源将信号送给51单片机计数输入引脚T0(P3.4)，通过设置部的16进制计数器的计数初值来到达计数分频的效果，当计数器计满后产生中断，通过I/O产生上下电平来模拟产生方波信号，到达了预期分频的效果。

分频器的制作

分频器的制作

利用一个软件帮你设计一下，高人请指点============= 分频器设计=============您选择的是二阶(-12dB/oct)分频网络分频点＝3500 Hz低音单元分频点阻抗＝8 Ω高音单元分频点阻抗＝8 Ω+────L1──┬──┐││+C1 Bass││-- ───────┴──┘+ ────C2──┬──┐││-L2 High││+- ───────┴──┘L1 = 0.68 mHC1 = 5.29 uFL2 = 0.40 mHC2 = 3.09 uF理论上是这样了，楼上的没错。

看参数5寸单元有90DB的灵敏度有点不可信，我推荐的分频是-12dB在-3DB交叉的，看元件就是C1=C2 L1=L2，记得银笛FQ1就是C1=C2=4.7UF，电路很简单就4个元件，如果喇叭是8欧分频点就是3K。

没有别的原因，就是这样的的电路是理论值，也是看得明白的，日后高音要衰减，或者加RC补偿，或者改分频点都很方便。

分频器正在找链接，找到了发给你分频器所使用的电感线圈一般分为空芯线圈和铁芯线圈两大类；而铁芯线圈又分为真铁芯和铁氧体芯两类。

传统的分频器由电容电感以及高音衰减电阻R等元器件组成。

如图L1、C1组成低通滤波器作用是只保留音频信号中的低频部分去驱动低音扬声器单元。

L2、C2组成高通滤波器作用是只保留音频信号中的高频部分去驱动高音单元。

图例2计算公式……L=R/6.28xf,式中R等于分频点上喇叭阻抗值，f等分频频率。

假如分频点选3000Hz：实测中低频喇叭阻抗为8ΩL=8Ω/6.28X3000hz=0.43毫亨电容C=1/6.28×f×RC=1/6.28×3000×8=1/150720=1÷150720=6.6µf。

分频

分频

分频器是FPGA设计中使用频率非常高的基本单元之一。

尽管目前在大部分设计中还广泛使用集成锁相环（如altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。

首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。

1 整数分频器的设计1.1偶数倍分频偶数分频器的实现非常简单，通过计数器计数就完全可以实现。

如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。

以此循环，就可以实现任意的偶数分频。

图1所示是占空比为1：1的36分频的仿真波形图。

1.2奇数倍分频奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。

比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。

这样，就在计数值邻近的1和2进行了两次翻转。

如此便实现了三分频，其占空比为1/3或2/3.占空比1/15的15分频设计的主要代码如下：如果要实现占空比为50％的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。

即可得到占空比为50％的三分频时钟这是奇数分频的第三种方法。

这种方法可以实现任意的奇数分频。

如将其归类为一般的方法：对于实现占空比为50％的N倍奇数分频，首先要进行上升沿触发以进行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过（N-1）/2再次进行翻转，就可得到一个占空比非50％的奇数n分频时钟。

再同时进行下降沿触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过（N-1）/2时，输出时钟再次翻转以生成占空比非50％的奇数n分频时钟。

分频器的设计

分频器的设计

（2）具体软件设计：1．分频模块FENPINQI：系统时钟CLK经过分频器后形成64分频后输出CLK1。

entity fenpinqi isport(clk:in std_logic;--系统时钟做输入。

clk1:out std_logic);end;architecture beh of fenpinqi issignal add:std_logic_vector(12 downto 0);--定义中间累加信号量。

beginprocess(clk)beginif clk'event and clk='1' thenif add="1111111111111" then add<="0000000000000";--当中间信号add累加到“1111111111111”时归零。

else add<=add+1;--每遇一个clk的上升沿则add加1。

end if;end if;clk1<=add(5);--取add(4)时频率高实验箱A上屏幕不能显示,取add(5)将频率再缩小一倍可以显示，取add（5）实现64分频。

end process;end;2．地址生成模块DIZHI：产生一个八位的二进制地址送给数字信号存储器，一共256个地址对应256个数字码元值。

entity dizhi3 isport(clk:in std_logic;--经2次分频后的时钟（频率较低的）做输入。

address:out std_logic_vector(7 downto 0));end;architecture beh of dizhi3 issignal add: std_logic_vector(7 downto 0); --定义中间累加信号量。

beginprocess(clk)beginif clk'event and clk='1' thenif add="11111111" then add<="00000000";--当中间信号add累加到“111”时归零。

分频器的简易计算与制作

分频器的简易计算与制作

分频器的简易计算与制作一、分频器的计算1.1阶分频器及其计算通常采用1阶（6dB/Out）3dB降落点交叉型、其特点是高、低通和带通滤波器采用同值的L和CL=R/2πf c=159R/f c (mH)C=1/2πf c R=159000/f c R(µF)2. 2阶分频器及其计算（1）3dB降落点交叉型f c=225R/f c(mH)f c R=113000/f c/R(µF)（2）6dB降落点交叉型只需将高、低通滤波器的f c向上和向下移到1.3f c和0.76f c位置L=22FR/f c0.76=296R/f c(mH)C=113000/0.76f c R=148000/Rf c(µF)3．阻抗补偿电路的计算（C为无极性电容）（1）以音圈电感为主要依据R=R o(喇叭阻抗)C=L bm/R e2(µF)( L bm为音圈电感量、R e为音圈直流电阻)（2）以某个频侓点的阻抗为主要设计依据R=R o(喇叭阻抗)C=159000Z/FR2 (µF)F为最佳的阻抗补偿点频率，一般选在单元曲线上升幅度达6dB处。

即比额定阻抗大一倍处。

Z为f处的阻抗（即Z=2R o）二、常用分频器的相位特性1. 1阶−3dB降落点交叉型高通部分相位旋转至+45，低通部分旋转至−45、两者有90的相位差，高低单元在分频点附近的辐射声有部分被抵消，一般取−3dB落点处交叉。

2.2阶−6dB降落点交叉型高低单元应反向连接，一般取−6dB落点处交叉。

3.非对称−4.5dB落点交叉型（1阶低+2阶高）高通部分旋转至90、低通部分旋转至−45，若同向相接则相位差为135、反向则为−45，正好可校正到低单元平面排列时产生的+45相位差。

三.电感线圈制作数据220四、分频器的设计实例1. 电路选择及参数的选取（1）选非对称−4.5dB落点交叉型（1接低通+2阶高通）（2）f c取3200HZ2.计算方法：L1=159R/0.9f c=159×8/0.9×3200=0.44mH(140T)L2=225R/1.1f c=225×8/1.1×3200=0.51/mH(150T)C2=113000/1.1f c R=113000/1.1×3200×8=4.01µ3.阻抗补偿网络的计算R=R低=8Ω实测低音单元至2400HZ时，Z=2R低=16ΩC=159000×16/2400×64=16.6µ。

分频器设计

分频器设计
2
2
⎛ ⎛ 1 ⎞ 1 ⎞ 0.1A C -1 + ⎜ 1- 2 ⎟ ( mH ) ⎜ 1- 2 ⎟ + 10 2Q 2Q ⎝ ⎠ ⎝ ⎠ ⎛ ⎛ 1 ⎞ 1 ⎞ 0.1A C -1 + ⎜ 1- 2 ⎟ ⎜1- 2 ⎟ + 10 ⎝ 2Q ⎠ ⎝ 2Q ⎠
2
Q C= 2πRf C
( μ F)
⎛ ⎞ 2 ⎛ ⎛ ⎜ 1 ⎞ 1 ⎞⎟ 0.1A C -1 + ⎜ 1- 2 ⎟ ⎟ ⎜1- 2 ⎟ + 10 ⎜ ⎝ 2Q ⎠ ⎝ 2Q ⎠ ⎟ ⎜ 交叉点的相位为：-ArcTan ⎜ 2 ⎛ ⎞ ⎟ ⎜ Q ⎜ 1 − ⎛1- 1 ⎞ +100.1AC -1 ⎟ ⎟ ⎜ 2 ⎟ ⎜ ⎟ ⎜ 2Q 2 ⎟ ⎟ ⎜ ⎝ 2Q ⎠ ⎝ ⎠ ⎠ ⎝
对于任意衰减值A C 处交叉，可得：L＝
R 0.159R 159R 100.1AC − 1 = 100.1AC − 1 ( H ) = 100.1AC −（ 1 mH） 2πfC fC fC
分频点的相位为：-ArcTan ⎡ 100.1AC − 1 ⎤ ⎣ ⎦ 二阶低通滤波器： H (s) = 1 s s 2 + +1 Q s= jw 1 C ⎛1⎞ ；通带衰减：A P = 20Lg ⎜ ⎟； =jp，W0 = =2πf 0，Q=R W0 L LC ⎝Q⎠
π
⎧ ⎪ ⎪f C = f 0； ⎪ R 1 0.159R 1 159R 1 ∗ = ∗ ∗ 如采用中心频率交叉，则可得： (H) = ⎨L = 2πf C Q fC Q fC Q ⎪ ⎪ 1 0.159 15900 ∗ Q= ∗ Q ( F) = ∗Q ⎪C = 2πf C R fC R fC R ⎩

分频器的设计

分频器的设计

N=40;%fir滤波器阶数 %哈明窗低通滤波 bl=fir1(N,wc,hamming(N+1)); al=1; M=256; [hl,w]=freqz(bl,al,M);%低通哈明窗频率响应 magHamL=20*log10(abs(hl)); f=w*fs/(2*pi); semilogx(f,magHamL,'-.b'); set(gca,'YLim',[-40 10]); set(gca,'XLim',[100 20000]); hold on %哈明窗高通滤波 bh=fir1(N,wc,'high',hamming(N+1)); % ah=1; [h2,w]=freqz(bh,1,M);% magHamH=20*log10(abs(h2)); % semilogx(f,magHamH,'-.b'); %低通与高通并联 B=conv(bl,al)+conv(bh,ah); A=conv(al,ah); [magHam,w]=freqz(B,1,M); magH=20*log10(abs(magHam)); semilogx(f,magH,'-.r'); %将系统转换成二阶节系统形式，调用函数tf2sos（b，a） hF=tf2sos(B,A);
%将系统转换成二阶节系统形式，调用函数tf2sos（b，a） hB=tf2sos(B,A); %对设计好的ButterWorth滤波器分析其零极点，幅频特性调用m文件’sysljd’，其代码B=input('B(n)='); A=input('A(n)='); subplot(2,2,1);zplane(B,A); [H,w]=freqz(B,A); subplot(2,2,2);plot(w/pi,abs(H)); xlabel('\omega/\pi');ylabel('|H(e^j^\omega)|'); set(gca,'YLim',[-0.5 1.5]); set(gca,'XLim',[0 1]); subplot(2,2,4);plot(w/pi,angle(H)); xlabel('\omega/\pi');ylabel('\phi(\omega)') %ButterWorth低通零极点、幅频分析 >> sysljd B(n)=BL A(n)=AL %ButterWorth高通零极点、幅频分析 >> sysljd B(n)=BH A(n)=AH %ButterWorth并联后分析

分频器的设计

分频器的设计
分频器的设计
分频器的设计-奇偶分频 2 的 n 次方分频实现 如下电路可以实现对 CLK 的 2 分频。原理很简单，上电复位先给寄存器 一个初始值，然后只有在 CLK 上升沿 CLK_DIV2 才会翻转一次。故 CLK 两 个上升沿之后，CLK_DIV2 才完成两次翻转。 要实现 2 的 n 次方分频可以通过复用 n 次这个电路。如下所示。 偶数倍分频 方式一：如下所示。通过移位寄存器实现分频。例如要实现 2n 倍分频， 则需要用 n 个寄存器。 优点：不需要其它任何控制逻辑，只需要寄存器加一个反相器。
仿真波形如下： 思考 大家以上面的为基础，思考一下占空比可调的分频时钟的实现。

缺点：当分频倍数很大时，需要的寄存器也是倍增。当然你也可以采用复 用的方式去减少所需寄存器数目，例如，36 分频，可以做两个 6 分频器相 连，则所需寄存器为 6 个，需要的寄存器数大大减少。 方式二：如下图所示，通过计数器来实现分频。比如，做一个 2n 分频 器，则计数器计数从 0 到 n-1，CLK_DIV 就翻转一次。 代码如下（分频数为 DIV_NUM=20）： 仿真波形： 奇数倍分频 如上方式只能实现偶数倍分频，是因为寄存器都是源时钟 CLK 上升沿触 发的，因此 DIV_CLK 只能在上升沿去发生跳转，这导致 DIV_CLK 必定只能 是 CLK 的偶数倍分频关系（CLK 跳转两次，DIV_CLK 才可能跳转一次） 。 奇数倍分频的一种实现方式如下。一路计数器用 CLK 的非 CLK_N 控 制，一路用 CLK 控制。最后将两路的输出分频波形相亦或，得到最后的分频 输出。如果难以理解可以对着最后的波形去看。 Verilog 实现如下（分频数为 DIV_NUM=9）：

分频器的简易计算及制作.doc

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精品文档分频器的简易计算与制作一、分频器的计算1. 1 阶分频器及其计算通常采用 1 阶（ 6dB/Out）3dB 降落点交叉型、其特点是高、低通和带通滤波器采用同值的L 和 CL=R/2 πf c=159R/f c (mH)C=1/2πf c R=159000/f c R(μF)2. 2 阶分频器及其计算（ 1）3dB 降落点交叉型L=R/2f c=225R/f c(mH)C=1/2 2f c R=113000/f c/R( μF)（2） 6dB 降落点交叉型只需将高、低通滤波器的 f c向上和向下移到1.3f c和 0.76f c位置L=22FR/f c 0.76=296R/f c(mH)C=113000/0.76f c R=148000/Rf c( μF)3．阻抗补偿电路的计算（ C 为无极性电容）（1）以音圈电感为主要依据R=R o(喇叭阻抗 )C=L bm/R e2( μF)( L bm为音圈电感量、 R e为音圈直流电阻 )（ 2）以某个频侓点的阻抗为主要设计依据R=R o(喇叭阻抗 )C=159000Z/FR2 ( μF)F 为最佳的阻抗补偿点频率，一般选在单元曲线上升幅度达6dB处。

即比额定阻抗大一倍处。

Z 为f处的阻抗（即 Z=2R o）二、常用分频器的相位特性1. 1 阶- 3dB 降落点交叉型高通部分相位旋转至 +45 ，低通部分旋转至 - 45 、两者有 90 的相位差，高低单元在分频点附近的辐射声有部分被抵消，一般取- 3dB 落点处交叉。

2. 2 阶- 6dB 降落点交叉型高低单元应反向连接，一般取- 6dB 落点处交叉。

3.非对称 -4.5dB 落点交叉型（ 1 阶低 +2 阶高）高通部分旋转至90 、低通部分旋转至 - 45 ，若同向相接则相位差为135 、反向则为 - 45 ，正好可校正到低单元平面排列时产生的+45 相位差。

三.电感线圈制作数据2200.105 70 1.40 2300.135 80 1.56 2400.175 90 1.60 2450.20 99 1.71 2500.215 100 1.80 2570.26 110 2.00 2680.30 118 φ=1.2mm(mH)0.376 130 d=h=25mm(T)0.40 134 1.5 2280.445 140 1.8 2440.50 147 2.0 2550.518 150 2.2 2650.60 160 2.5 2800.68 169 2.8 2950.70 171 3.0 3040.776 180 3.2 3120.80 182 3.5 3240.88 190 3.8 3350.90 191 4.0 3421.00 200 4.5 3601.20 216 5.0 3781.27 220 5.5 392四、分频器的设计实例1.电路选择及参数的选取（1）选非对称 - 4.5dB 落点交叉型（ 1 接低通 +2 阶高通）（2）f c取 3200HZ2.计算方法：L 1=159R/0.9f c=159×8/0.9×3200=0.44mH(140T)L 2=225R/1.1f c=225×8/1.1×3200=0.51/mH(150T)C2=113000/1.1f c R=113000/1.1×3200×8=4.01 μ3.阻抗补偿网络的计算R=R 低 =8Ω实测低音单元至2400HZ 时， Z=2R 低=16ΩC=159000×16/2400×64=16.6 μ。

6、无源分频器的设计

6、无源分频器的设计

衰减网络阻值计算
衰减量（dB) K值 1 2 3 4 5 6 7 8 9 10 1.12 1.26 1.41 1.58 1.78 2.0 2.24 2.52 2.82 3.16 R1算法 8*0.11 8*0.21 8*0.29 8*0.37 8*0.44 8*0.5 8*0.55 8*0.6 8*0.65 8*0.68 R2算法 8/0.12 8/0.26 8/0.41 8/0.58 8/0.78 8/1 8/1.24 8/1.52 8/1.82 8/2.16 R1阻值 0.88 1.68 2.32 2.96 3.52 4 4.4 4.8 5.2 5.44 R2阻值 67 31 20 14 10 8 6.5 5.3 4.4 3.7
选择一个合适的分频器
• 在高音和低音通道上，可以使用同阶分频电路也可以使用不同 阶的分频电路。 • 建议首先使用同阶分频电路，常用的是二阶分频电路。 • 使用同阶分频电路，单元之间的相位干扰比较好控制，而采用 不同阶的分频电路，如果有相位干扰，相对比较难控制。 • 当然，事情都不是绝对的，在掌握分频器的电路原理之后，可 以尝试不同的方式，以达到最佳效果为最终目的。 • 本课程使用最常用的二阶分频器教学。
• 在主要的频率范围之内，相位曲线要连贯，如果不连贯，通过 调整单元极性，让相位曲线尽可能连贯。
三阶二分频器
• • • • • • • 分频电路如图 电容量电感量计算： L1=Z*1000/(4π*f） L2=(3*Z)*1000/(8π*f) C1=2*1000000/(3π*f*Z) C2=1*1000000/(3π*f*Z) 其中3C2为该电容的电容量 是C2电容量的3倍 3L1为该电感的电感量是L1 电感量的3倍。
三阶分频电容电感量
分频频率 Hz 1000 1200 1500 1800 2000 2200 2500 L1 mH 0.64 0.53 0.42 0.35 0.32 0.29 0.25 L2 mH 0.96 0.8 0.63 0.53 0.48 0.44 0.38 C1 μF 26.5 22 17.7 15 13 12 10.6 C2 μF 13.3 11 8.8 7.5 6.5 6 5.4
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最优设计方案为外部信号源将信号送给51单片机计数输入引脚T0(P3.4)，通过设置内部的16进制计数器的计数初值来达到计数分频的效果，当计数器计满后产生中断，通过I/O产生高低电平来模拟产生方波信号，达到了预期分频的效果。
关键词:STC89C51 分频器 计数器 16进制计数器 方波信号
分频信号发生器的分析与设计
时间安排:
12月26日----- 12月28 日查阅资料及方案设计
12月29日----- 01 月0 2日编程
01月03日-----0 1月07 日调试程序
01月08日----- 01月09日撰写课程设计报告
指导教师签名: 年 月 日
系主任（或责任教师）签名: 年 月 日
摘要
利用89C51的计数功能,按输出要求,通过计数功能实现分频的功能。采用这种方法，简单实用。原理相对简单，可操作性强。其中还简单的介绍了如何利用8253实现分频的功能。通过对比介绍，突出利用89C51实现分频器的优越性。
89C51单片机分频器原理图如图3-3：
图3-3 分频器原理图
3.2.1 8086CPU简介
8086有16根数据线和20根地址线，它既能处理16位数据，也能处理8位数据。可寻址的内存空间为1MB。
8086CPU引脚图如图3-4：
图3-4 8086CPU引脚图
8086CPU由于引脚的使用不同，可工作在两种工作模式下，即最小模式和最大模式。最小模式用于由8086单一微处理器构成的小系统。在这种方式下，由8086CPU直接产生小系统所需要的全部控制信号。器系统特点是:总线控制逻辑直接由8086CPU产生和控制。若有CPU以外的其他模块想占用总线，则可以向CPU提出请求，在CPU允许并响应的情况下，该模块才可以获得总线控制权，使用完后，又将总线控制权还给CPU。最大模式用于实现多处理机系统，其中，8086CPU被称为主处理器，其他处理器被称为协处理器。在这种方式下，8086CPU不直接提供用于存储器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为3个状态位输出，由总线控制器8288对状态信号进行译码产生相应控制信号。最大模式系统的特点是:总线控制逻辑由总线控制器8288产生和控制，即8288将主处理器的状态和信号转换成系统总线命令和控制信号。协处理器只是协助主处理器完成某些辅助工作，即被动的接受并执行来自主处理器的命令。和8086配套使用的协处理器有两个:一个是专用于数值计算的协处理器8087，另一个是专用于输入输出操作的协处理器8089。8087通过硬件实现高精度整数浮点数运算。8089有其自身的一套专门用于输入输出操作的命令系统，还可带局部存储器，可以直接为输入输出设备服务。增加协处理器，使得浮点运算和输入输出操作不再占用8086时间，从而大大提高了系统的运行效率。
部分引脚功能
GND:接地线
TEST:测试信号，输入低电平有效
BHE:为0时，总线高字节允许传送；为1时，总线高字节禁止传送
DT/R:数据驱动器数据流向控制信号。
当DT/R#＝1时，数据驱动器进行数据发送；DT/R#＝0时，数据驱动器进行数据接收
DEN:数据使能信号，输出，三态，低电平有效。 用于数据总线驱动器的控制信号。为0时，数据输出有效，与DT/R#配合，用于控制双向数据总线收发器的开与关
1设计任务及要求
1.1设计任务
（1）设计一个能对1MHZ以下的脉冲信号进行分频的器件。
（2）分频系数由51单片机的小键盘输入（2-1000）
（3）由4位7段数码管显示分频系数
1.2设计要求
（1）画出简要的硬件原理图，编写程序。
（2）撰写课程设计说明书
2.分频信号发生器原理
2.1系统原理框图的设计
依课设要求，需要设计一个对1MHZ以下的脉冲信号进行分频的器件，分频系数由键盘键入，并用数码管显示分频系数，在方案选取以后,我们决定用89C51的计数功能,来实现分频的功能,所以设计的分频发生器包括89C51单片机,输入信号、输出信号、键盘输入电路、分频显示电路、供电电路。
3.2.3 8253计数器
8253是可编程计数器/定时器,8253具有3个独立的计数通道，采用减1计数方式。在门控信号有效时，每输入1个计数脉冲，通道作1次计数操作。当计数脉冲是已知周期的时钟信号时，计数就成为定时。计数器通过三个引脚和外部联系，一个为时钟输入端CLK，一个为门控信号输入端GATE，另一个为输出端OUT。每个计数器内部有一个8位的控制寄存器，还有一个16位的计数初值寄存器CR、一个计数执行部件CE和一个输出锁存器OL。
分频信号发生器系统原理框图如图2-1所示：
图2-1 原理框图
2.2分频器原理说明
首先了解到，分频就是受外部周期信号激励的震荡，使得到的频率恰为激励信号频率的纯分数，都叫做分频。所以，只要一个一个周期信号的震荡，理所当然的就想到了计数器。计数器的选取不同，分频频率就不同。每隔一个计数周期输出一次输入信号，就实现了需要的功能。
让8253工作在方式3，就可以作为分频器使用。8253根据输入的分频系数，把从clk口输入的高频率脉冲进行分频。分频的具体方法是，先输入分频系数，保存起来，开始时，out输出的是高电平，向wr输入一个负脉冲后，从该负脉冲上升后，clk第一个下降沿开始，每过一个clk输入波形的周期将输入的分频系数减一，当减到分频系数的一半时，out输出低电平，分频系数减到0时，再输入高电平，并重复，这样，设分频系数为n,out就输出周期为clk周期的n倍，换句话说，就是把clk方波的频率分成了原来的1/n。
为了更好的完成本次课设，在小组成员讨论后，最终我们选择了方案一。即利用89C51来实现分频的功能。
4．
4.1
软件流程图如图1-1所示:
4.2源程序
#include<reg51.h>
sbit beep=P2^3;
sbit dula=P2^6;
sbit wela=P2^7;
unsigned char i=100;
{
case 0xeb:
key=8;
break;
case 0xdb:
key=9;
break;
case 0xbb:
key=10;
break;
case 0x7b:
key=11;
break;
}
while（temp!=0xf0）
{
temp=P3;
temp=temp&0xf0;
beep=0;
}
beep=1;
P1=0xf8;
break;
case 0x7e:
key=3;
break;
}
while（temp!=0xf0）
{
temp=P3;
temp=temp&0xf0;
beep=0;
}
beep=1;
display（key）;
P1=0xfe;
}
}
P3=0xfd;
temp=P3;
temp=temp&0xf0;
if（temp!=0xf0）
8253计数器的引脚图如图3-5:
图3-5 8253计数器引脚图
根据分频器原理，系统原理图如图3-6所示：
图3-6 系统原理
3.3方案比较与选择
方案一:利用89C51的计数功能，实现分频的功能，电路简单，芯片相对较常用，掌握较熟练，相比之下，更利于完成本次课设。唯一的缺点就是，输出不是那么精确。
方案二:用8086作为CPU，利用8253的计数方式3的计数功能，以及8255来实现分频的功能，但是，此方案用到了三个需编程芯片，而这些芯片都相对较复杂。
{
temp=P3;
temp=temp&0xf0;
beep=0;
}
beep=1;
display（key）;
P1=0xfc;
}
}
P3=0xfb;
temp=P3;
temp=temp&0xf0;
if（temp!=0xf0）
{
delay（10）;
if（temp!=0xf0）
{
temp=P3;
switch（temp）
P2口:内部有上拉电阻的8位I/O口， 本次设计选用P2^0作为时钟电路的输出。
（2）最小系统原理图
单片机最小系统或者称为最小应用系统是指用最少的元件组成的单片机可以工作的系统,对51系列单片机来说最小系统一般应该包括:单片机、晶振电路、复位电路。
89C51最小系统原理图如3-2：
图3-2 单片机最小系统原理图
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）
1.设:有一输入方波信号f0（<1MHz）。要求输出信号:f1=f0/N，N通过键盘输入。
2.画出简要的硬件原理图，编写程序。
3.撰写课程设计说明书。内容包括:摘要、目录、正文、参考文献、附录（程序清单）。正文部分包括:设计任务及要求、方案比较及论证、软件设计说明（软件思想，流程，源程序设计及说明等）、程序调试说明和结果分析、课程设计收获及心得体会。
}
}
P3=0xf7;
temp=P3;
temp=temp&0xf0;
if（temp!=0xf0）
3.1.2 51单片机分频器原理图
输入信号源通过计数输入引脚To（P3.4）将信号送给51单片机，而此时键盘输入分频系数，数码管显示分频系数，而通过输入的分频系数，来设置16进制计数循环的循环初值，以实现控制计数周期的功能。当计数一个周期时，通过I/O端口产生高低电平模拟产生方波信号，实现分频的功能。
unsigned char j,k,temp,key;
void delay（unsigned char i）//延时函数定义
{
for（j=i;j>0;j--）
for（k=125;k>0;k--）;