数字锁相环参数设计与仿真

摘要本设计是在FPGA上设计数字锁相环。

选用的是ALTERA公司开发的的QuartusⅡ7.0作为软件开发平台，采用自上而下的设计方法，将数字锁相环（DPLL）分成了鉴相器（DPD）模块，数字环路滤波器（DLP）模块，数控振荡器（DCO）模块和除Ｎ分频。

最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真，验证设计的正确性。

关键词：数字鉴相器（DPLL）,数字环路滤波器（DLP），数字压控振荡器（DCO），除N分频计数器；VHDL.。

Digital Phase-Locked LoopAbstract：This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification.Keywords:digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter；VHDL。

理论算法2021.07自适应锁相环的设计与仿真何琦(安徽理工大学电气与信息工程学院，安徽淮南，232001)摘要：在三相电压不平衡时，负序分量会在Park变换后产生一个2倍基频的波动，进而影响对基频分量相位的提取。

针对一般的锁相环在电网三相不平衡时无法准确锁定电网的相位，本文提出一种基于陷波器的自适应锁相环，利用自适应陷波器(ANF)能够输出两个相互正交分量的特点，生成两个能抵消dq坐标系的负序分量,这样就实现了基波的正序负序分离。

在Matlab/Simulink中建立仿真模型进行验证,结果表明了文中所提的方法在电网不平衡时可以准确地锁定电网的相位。

关键词：三相电压不平衡；锁相环；自适应陷波器；正序负序分离Design and Simulation of Adaptive Phase-locked LoopHe Qi(School of Electrical and Information Engineering,Anhui University of Science and Technology,Huainan Anhui,232001)Abstract：When the fundamental frequency of the three-phase is not balanced,a negative componentof the volt a ge will be ext r ac ted.In view of the fac t that the general phase-locked loop(PLL)cannot accurately lock the phase of the power grid when the three-phase power grid is unbalanced,this paper proposes an adaptive phase-locked loop based on notch f订ter.The adaptive notch filter(ANF) can output two mutually orthogonal components to generate two negative sequence components which can offset the dq coordinate system.Thus,the separation of positive sequence and negative sequenceof fundamental wave is realized.The simulation model is established in Matlab/SIMULINK for verifica t ion.The resu Its show that the proposed met h od can accura t ely lock the phase of power grid when the power grid is unbalanced.Keywords:Three-phase voltage unbalance;PLL;Adaptive notch f订ter;Positive sequence negative sequence separation0引言随着新能源技术的快速发展，并网逆变器在分布式发电中得到广泛应用。

基于广义二阶积分的数字锁相环设计与实现王　鹏（国网江苏省电力有限公司扬州市江都区供电分公司）摘　要：电力系统１１０ｋＶ三相供电，为了保证供电网的电源品质，必须对供电网电流进行锁相控制，以保证输入电流相位与电网电压相位的同步性。

本文提出一种基于广义二阶积分器的数字锁相环，在旋转坐标系下得到电网电压的相位信息，利用现有的广义二阶积分器构造出与电网电压正交的网压，再进行坐标变换。

文中对同步坐标系下的单相锁相环的锁相原理及数学模型进行推导，经过仿真验证，本文提出基于广义二阶积分器的数字锁相环能够对电网相位进行快速、精确的锁定，具有较好的控制性能，具备进行大规模推广应用的价值。

关键词：广义二阶积分器；数字锁相环；电网相位０　引言由于电网电压非常容易受到外部干扰及电压谐波的影响，在单相四象限整流器工作的时候，四象限输入电流和电网电压的相位一旦存在一定程度的差异，则会对电网造成冲击和污染。

锁相环控制技术是网侧变流器控制的一项关键技术，单相四象限整流器就是一种网侧变流器，锁相环控制技术通过检测电网电压信号的特性，保证四象限输入电流信号的相位始终对电网电压信号的相位进行跟踪，实现二者的同步。

对于单相四象限整流器来说，最为常规的锁相方法是电网电压的过零点检测，电网电压过零点的锁相方法虽然简单实用，但其缺点同样明显，由于是通过硬件电路对电网电压的过零点信号进行捕获，因此非常容易受到电压谐波和网压突变的影响，并且锁相环的调节速度也比较慢，每个过零点信号到来的时候才会进行相位的重新调节，一旦在过零点之间发生相位变化，控制软件无法实时检测到，会造成控制失效。

１　广义二阶积分器原理基于Ｐａｒｋ变换的锁相环采用闭环调节，动态性能好，抗干扰能力强，响应速度快，在三相系统中有非常广泛的应用。

在三相系统中，能够在同一时刻采集三相电网电压信号，这三相电网电压信号包括相位、幅值、频率信息，通过Ｃｌａｒｋ变换和Ｐａｒｋ变换能够很容易提取到相位信息，在同步坐标系下，ｄ轴是幅值信号，ｑ轴是相位信号，再通过相应的调节、计算，就能够得到最终可用的相位信号。

基于dq变换的锁相环设计与仿真何攀;席自强【摘要】针对一般锁相环在电网电压波动时存在锁相误差的问题,提出了一种基于dq变换的锁相环新方案,并对锁相环参数进行了整定.对于电网电压频率变化、相位变化以及谐波注入的影响,利用matlab进行了仿真分析.仿真结果表明,新方案有很好的跟踪效果,跟踪速度快,精度高,能较好实现相位锁定.【期刊名称】《湖北工业大学学报》【年(卷),期】2017(032)005【总页数】3页(P93-95)【关键词】电压波动;dq变换;锁相环【作者】何攀;席自强【作者单位】湖北工业大学太阳能高效利用湖北省协同创新中心,湖北武汉430068;湖北工业大学太阳能高效利用湖北省协同创新中心,湖北武汉 430068【正文语种】中文【中图分类】TM464新能源技术的不断发展，使得越来越多的分布式电源接入电网中，能精确快速锁定电网电压的相位，对于需要并网运行的设备也变得越来越重要。

锁相主要分为硬件锁相和软件锁相两种，由于硬件锁相精确度不高，容易受到干扰，所以现在广泛采用软件锁相技术，数字处理器的大规模发展，也使得软件锁相技术更易于实现[1-4]。

传统的锁相环采用过零锁相的方法，但在电压存在畸变的情况下，锁相效果不太理想；电压不平衡的状态下，可以通过傅里叶变换将基波成分和谐波成分分别提取出来，但必须采集完整的周期数据，不能实时计算[5-7]。

因此，本文根据坐标变换的原理[8]，建立了三相电网电压在同步旋转坐标系下的系统模型，详细阐述了锁相环的结构及原理。

并通过仿真验证了锁相环在电压波动时的跟踪效果。

在三相电网电压平衡的情况下，三相电网电压全部为正序分量，其在abc坐标系下的表达式如下：其中，Um为各相电压幅值，ω为电网电压角频率，φ为初始相角。

利用Clark变换，将式(1)中三相电压变换到两相静止αβ坐标系：再利用Park变换，最终转换为dq坐标系下的直流分量Ud、Uq：1.1 同步坐标系锁相环原理根据瞬时无功功率理论，将三相电压合成矢量在同步坐标系下进行分解，图1所示为同步旋转坐标系示意图，图中Us为三相电压合成矢量，与坐标轴的夹角为θ(θ=ωt)，θ′为锁相环实际输出电压矢量与坐标轴的夹角，Ud、Uq分别为三相合成矢量在同步旋转坐标系下的d轴和q轴上的直流分量。

PLL设计关键基础及基本参数确定方法PLL（锁相环）是一种电路设计技术，用于将输入信号的频率和相位合成为与参考信号相同的输出信号。

它在各种应用领域中具有广泛的应用，包括通信系统、数据传输、时钟发生器、频率合成器等。

1.建立模型：确定所需的频率范围和准确度，并选择适当的振荡器作为参考信号源。

建立时钟和相位比较器的模型，以及低通滤波器等组成部分的模型。

2.频率范围和准确度：确定PLL所需的输出频率范围和准确度。

这取决于具体的应用需求，如通信系统中需要的频率范围和准确度。

一般来说，更高的频率范围和准确度要求会导致设计更复杂的PLL电路。

3.反馈环：选择适当的反馈环型式，如基本PLL、全数字PLL或混合模拟数字PLL。

这取决于应用需求和设计复杂度。

基本PLL适用于频率较低的应用，但对相位噪声较敏感。

全数字PLL则采用数字环路滤波器，具有更高的鲁棒性和可控性。

4. 相位锁定范围（Phase Locked Loop Range）：确定PLL的相位锁定范围，即输入信号的相位偏移量。

这取决于具体应用中的信号变化范围和要求。

较大的相位锁定范围会导致更高的设计复杂度。

5.闭环带宽：确定PLL的闭环带宽，即相位比较器输出与输出信号的相位偏差之间的关系。

较大的闭环带宽可以提供更高的锁定速度，但可能会导致更高的相位噪声。

6. 电源抑制比（Power Supply Rejection Ratio，PSRR）：确定PLL对电源噪声的抑制能力。

电源噪声可能会影响PLL的性能，因此需要设计合适的滤波器和抑制电源噪声的能力。

7.噪声性能：确定PLL对输入信号噪声和环路滤波器自身噪声的敏感度。

这取决于环路滤波器的设计和反馈环的类型。

一般来说，全数字PLL 具有更好的噪声性能。

8.稳定性和抖动：确定PLL的稳定性和抖动性能。

PLL需要能够在各种工作条件下保持稳定，不受温度、电源变化等因素的影响。

抖动性能衡量了PLL输出信号的时钟稳定性。

adisimpll锁相环设计过程锁相环（Phase-Locked Loop，PLL）是一种常用于时钟和信号恢复的电子电路。

它可以将输入信号的频率、相位和幅度与参考信号进行比较，然后通过调整其内部振荡器的频率和相位来保持与参考信号的同步。

在现代电子系统中，锁相环已成为许多应用的核心部件，例如通信系统、数据转换和数字信号处理等。

锁相环的设计过程通常包括以下几个主要步骤：1.确定锁相环的规格要求：首先需要确定系统的特定需求，包括输入和输出信号的频率范围、带宽、相位噪声要求以及抖动限制等。

这些规格要求将直接影响锁相环的设计参数和性能。

2.选择合适的锁相环架构：根据系统的特定需求，选择适合的锁相环架构。

常见的锁相环架构包括基于电压控制振荡器（Voltage-Controlled Oscillator，VCO）的基本锁相环、带自由运行振荡器（Free-Running Oscillator）的环-环（Ring-Oscillator）锁相环和数字控制振荡器（Digital-Controlled Oscillator，DCO）的混合锁相环等。

3.设计相位频率检测器：锁相环中的相位频率检测器（Phase-Frequency Detector，PFD）用于比较参考信号和反馈信号的相位和频率差异，并将其转化为控制信号。

常见的PFD电路包括EXOR门和带有多频偏的PFD等。

4.设计环路滤波器：设计环路滤波器用于平稳化锁相环的控制信号。

环路滤波器通常采用低通滤波器结构，能够滤除高频噪声和不稳定性。

5.设计振荡器：根据系统的频率范围和性能要求，设计合适的振荡器。

常见的VCO设计包括压控晶体振荡器（Voltage-Controlled Crystal Oscillator，VCXO）和频率可调振荡器（Voltage-Controlled Oscillator，VCO）。

6.设计控制电路：根据锁相环的设计需求，设计合适的控制电路。

数字锁相放大器原理及其Matlab仿真摘要：数字锁相放大器作为一种新型的放大器，其原理和应用逐渐受到人们的关注。

本文主要介绍数字锁相放大器的基本工作原理和Matlab仿真的方法。

基于数字信号处理技术，数字锁相放大器通过数字积分器和数字锁相环的组合实现了高精度的信号放大和相位锁定。

在Matlab环境下，仿真过程首先建立数字锁相放大器的模型，然后进行参数设置和仿真测试。

通过多次调整模型参数，并对仿真结果进行分析，得到最优的数字锁相放大器设计方案。

本文的研究可以为数字锁相放大器的实际应用提供参考。

关键词：数字锁相放大器、数字信号处理、数字积分器、数字锁相环、Matlab仿真正文：一、引言数字锁相放大器作为一种新型的放大器，其应用范围涉及多个领域，如精密测量、生物医学、材料科学等。

与传统的电子放大器相比，数字锁相放大器具有响应速度快、抗干扰性强、精度高等优点。

为了更好地掌握数字锁相放大器的原理和应用，本文通过Matlab仿真的方法进行研究，以期发现数字锁相放大器的最佳设计方案。

二、数字锁相放大器原理数字锁相放大器基于数字信号处理技术实现了高精度的信号放大和相位锁定。

其基本工作原理是：将待放大信号与参考信号做乘积，再将乘积信号通过数字积分器得到直流分量和交流分量。

然后将交流分量输入数字锁相环进行相位锁定，最后从数字锁相放大器的输出端可以获得相位锁定后的信号。

数字锁相放大器的电路图如下所示：图1 数字锁相放大器的电路图其中，$u_i$表示待放大信号，$u_{ref}$为参考信号，$v$为输出端信号，$n_i$，$n_{ref}$，$n$为噪声信号。

数字积分器的计算公式为：$$y(n)=y(n-1)+\frac{T}{2}\left(x(n)+x(n-1)\right)$$其中，$x(n)$为输入信号，$y(n)$为输出信号，$T$为采样周期。

数字锁相环的计算公式为：$$\theta_{n}=\theta_{n-1}+K_{p} \Delta \varphi_{n}+K_{i}\sum_{j=0}^{n} \Delta \varphi_{j}$$其中，$\theta_{n}$为相位偏差，$\Delta \varphi_{n}=2 \pif_{ref} T$为相位差，$K_{p}$和$K_{i}$为比例常数和积分常数。

基于锁相环的滞后超前环路滤波器的设计与仿真滞后超前环路滤波器是一种基于锁相环的滤波器，用于对输入信号进行滤波和延迟等处理。

它在电子学、通信等领域广泛应用，并且具有较高的性能和稳定性。

滞后超前环路滤波器的设计和仿真需要以下步骤：第一步，确定系统要求：根据实际应用需求，确定滞后超前环路滤波器的设计参数，如增益、频率范围、相位延迟等。

第二步，选择锁相环类型：根据系统要求，选择合适的锁相环类型，如整数型锁相环、分数型锁相环等。

整数型锁相环适用于要求精度不高的场景，而分数型锁相环适用于要求更高精度的场景。

第三步，确定锁相环参数：根据系统要求和所选锁相环类型，确定锁相环的参数，包括比例增益、积分时间常数等。

这些参数决定了滤波器的性能和稳定性。

第四步，进行仿真：使用专业的电子设计自动化工具，如SPICE软件等，进行滞后超前环路滤波器的仿真。

在仿真中，可以设置输入信号，观察滤波器的输出信号，并且根据需求进行参数调整和优化。

第五步，性能评估：根据仿真结果，对滞后超前环路滤波器的性能进行评估。

通过观察信号的波形、频谱等指标，来评估滤波器对输入信号的处理效果和延迟情况。

第六步，优化设计：根据性能评估的结果，对滞后超前环路滤波器的设计进行优化。

可以调整参数、改变电路拓扑等方式进行优化，以提高滤波器的性能和稳定性。

第七步，验证实现：通过硬件实现或集成电路设计等方式，将设计好的滞后超前环路滤波器实现，并进行验证。

可以通过实际信号输入测试、频率响应测试等方式来验证滤波器的性能。

综上所述，基于锁相环的滞后超前环路滤波器的设计与仿真是一个多步骤的过程，需要根据系统要求、选择合适的锁相环类型和参数，进行仿真、性能评估和优化设计，最后通过实际验证来完成。

通过这一过程，可以得到满足实际需求的滞后超前环路滤波器。

本科生毕业设计（申请学士学位）论文题目基于Matlab的数字锁相环的仿真设计作者专业名称电子信息工程指导教师2014年5月学生：（签字）学号：答辩日期：2014 年 5 月24 日指导教师：（签字）目录摘要 (1)Abstract (1)1 绪论 (2)1.1 本文研究背景 (2)1.2 本文研究意义 (2)1.3 锁相环和仿真方式 (2)1.3.1 锁相环 (2) (2)3 2 模拟锁相环Matlab仿真 (3)2.1 模拟锁相环方案 (3)2.1.1 模拟鉴相器 (3)2.1.2 模拟低通滤波器 (6)2.1.3 模拟压控振荡器 (7)2.2 模拟锁相环仿真 (8)2.3 本章小结 (9)3 数字锁相环Matlab仿真 (10)3.1 数字锁相环方案 (10)3.1.1 数字鉴相器 (10)3.1.2 数字滤波器 (12)3.1.3 数字压控振荡器 (13)3.2 数字锁相环仿真 (14)3.3 本章小结 (15)4 总结与展望 (15)参考文献 (16)致 (18)基于Matlab的数字锁相环的仿真设计摘要：锁相环是一种能够自动跟踪信号相位并达到锁频目的的闭环负反馈系统。

数字锁相环在无线电领域得到较广泛的应用和发展。

而且已经成为雷达、通信、导航等各类电子信号产品不可替代的元器件之一。

锁相环的窄带跟踪性能使其得到较广泛应用。

因为锁相技术在实际应用中较为复杂，所以锁相环的设计通常采用仿真设计这种方式。

本次设计采用Matlab这一软件进行辅助仿真设计，完全能达到设计预期的目标。

Matlab中的Simulink仿真软件,具有很强的灵活性和直观性。

本次设计所采用的方法是在simulink中搭建模拟锁相的模型，并对模拟锁相环的组成、结构、设计进行不断的分析和改进。

然后根据模拟锁相环的原理进行改进，并搭建数字锁相环。

关键词：锁相环；自动跟踪；matlab；simulinkSimulative design of digital phase-locked loop based onMatlabAbstract:PLL is the automatic tracking system of close loop atracking signal phase. It is widely used in various fields of radio. It has become an irreplaceable part of radar, communication, navigation and all kinds of electronicsignal device. PLL is able to be widely used. Because, it has unique narrow-band tracking performance. However, because of the complexity of phase lock technique, for the design of PLL have brought great difficulty. This design uses Matlab, the simulative software for design assistance, can completely meet the design expectations. Simulink simulative software on Matlab, has strong flexibility and intuitive. Methods used by this project is to build the analog phase locked in the Simulink model, and the composition, structure, design of analog phase-locked loop of continuous improvement and analysis. It improved according to the principle of analog PLL, build digital phase-locked loop in Simulink, and then reach the simulation design of digitalphase-locked loop based on Matlab the design objective .Key words: PLL, Automatic tracking, Matlab, simulink1 绪论1.1 本文研究背景19世纪30年代法国H.de Bellescize首次提出同步检波这一概念，并且设计出锁相环电路这一划时代的研究成果[1]。

simulink锁相环pll用法
Simulink中的锁相环（Phase-Locked Loop，PLL）是一种常用的信号处理器件，用于频率和相位同步。

它可以用于许多应用中，例如通信系统、数据转换、时钟恢复和信号重构等。

在Simulink中使用PLL有几个关键的步骤：
1.模拟输入信号：首先需要生成或获取输入信号，这通常是
一个模拟信号或数字信号。

2.创建PLL模块：打开Simulink环境，创建一个新的模型，
在模型中添加PLL模块。

对于PLL模块的创建，可以在
Simulink库中搜索PLL模块并将其拖放到模型中。

3.设置参数：对于PLL模块，需要设置一些关键参数，例如
参考频率（Reference Frequency）、带宽（Loop Bandwidth）、初始相位（Initial Phase）等。

这些参数决定了PLL的性能
和工作方式。

4.连接信号和参考：将输入信号连接到PLL模块，并指定参
考信号。

参考信号可以是外部提供的，也可以是由PLL根
据输入信号生成的稳定参考。

5.仿真和分析：设置好参数并连接信号后，运行模型进行仿
真。

可以观察输出信号的频率和相位与参考信号的同步情
况，并进行性能分析和优化。

需要注意的是，PLL的具体用法和设置参数会因应用和设计需求而有所差异。

Simulink提供了丰富的库和模块，可以根据具体
应用需求选择和配置适当的PLL模块。

还可以通过自定义模块或编写MATLAB脚本来实现更高级的PLL功能。

0 引言HMC832是Hittite 公司继HMC830之后推出的又一款25MHz 到3GHz 的频率合成芯片。

该芯片拥有单电源供电、宽带、超低噪声、超低杂散的特性[1]。

具备小数N 分频，内部集成1500 MHz ~3000 MHz 的压控振荡器(VCO)，输出分频比1/2/4/6.../60/62，输出频率范围为25 MHz 至3000 MHz。

内部集成相位检波器(PD)和Δ-Σ型调制器能以高达100 MHz 的频率工作，实现更宽的环路带宽和更快的频率调谐，并具备出色的频谱性能。

该器件以其优异的低相位噪声和低杂散性能，广泛应用于无线通信系统中。

1 硬件设计HMC832 的内部功能结构主要包括以下几个部分：参考信号从XREFP 输入到参考支路R 分频器、PFD 鉴频鉴相器、CP 电荷泵，再通过外部环路滤波器，从VTUNE 引脚输入到VCO，通过N 分频器反馈到PFD 鉴频鉴相器形成锁相环路。

其中N 分频器上的Δ-Σ 调制器可以提供小数分频的功能。

VCO 通过CAL 模块获得校准的能力，最后VCO 通过可编程的末级分频器将需要的频率输出到RF 引脚。

其内部系统功能框图如图1。

外围硬件电路主要有参考时钟、环路滤波电路、电源供电三部分。

1.1 晶振的选择为保证频率稳定度和低相噪，本设计采用恒温晶振，在全温度范围内稳定度为±50ppb，频率调整范围为±2ppm ；且具有极好相噪指标。

HMC832时钟参考Reference 输入管脚对时钟输入幅度要求见表1所示。

purity� The paper introduces the basic working principle of HMC832, and provides the software and hardware design in practical application� The experimental results show that the device has excellent performance and good application value�Key words : HMC832; PLL; Phase Noise ; Spurious ; VCO图1 系统功能框图图2 参考输入内部等效电路图1.2 环路滤波环路滤波器件设计主要考虑相位裕度和环路带带宽。

基于PI控制的全数字锁相环设计蒋小军;单长虹;原华;盛臻【摘要】To solve the problems of complex circuit, difficult design and poor performance existing in previous, systems, a new design method of all digital phase-locked loop (ADPLL) is proposed in this paper. The new ADPLL is realized by propor-tional-integral (PI) method rather than by conventional digital loop filtering control methods. The whole system is designed by using EDA technology and simulated by using computer. Simulation results shows, in certain frequency range, the longest time for the loop arriving its locked state is less then 15 cycles of the input signal, and the phase jitters is less than 5% of the output signal cycle. In addition, it has characteristics of simple structure, excellent loop performance, easy integration, etc.%针对以往全数字锁相环研究中所存在电路结构复杂、设计难度较大和系统性能欠佳等问题,提出了一种实现全数字锁相环的新方法.该锁相环以数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法.应用EDA技术完成系统设计,并进行计算机仿真.仿真结果表明:在一定的频率范围内,该锁相环锁定时问最长小于15个输入信号周期,相位抖动小于输出信号周期的5％,且具有电路结构简单、环路性能好和易于集成的特点.【期刊名称】《现代电子技术》【年(卷),期】2013(036)002【总页数】3页(P141-143)【关键词】比列积分控制;全数字锁相环;超高速集成电路硬件描述语言;现场可编程门阵列【作者】蒋小军;单长虹;原华;盛臻【作者单位】南华大学电气工程学院,湖南衡阳421001;南华大学电气工程学院,湖南衡阳421001;南华大学电气工程学院,湖南衡阳421001;南华大学电气工程学院,湖南衡阳421001【正文语种】中文【中图分类】TN402-34锁相环在通信、无线电电子学和自动控制等领域得到了极为广泛的应用，它已成为各类电子系统中一个十分重要的部件。

第30卷　第3期2008年6月电气电子教学学报J OU RNAL OF EEEVol.30　No.3J un.2008基于Multisim 的锁相环应用电路仿真王　刚,王艳芬,于洪珍(中国矿业大学信息与电气工程学院,江苏徐州221008)收稿日期:2008201203;修回日期:2008204220第一作者:王　刚(19772),男,硕士生,讲师,主要从事信号分析与处理方向的教学与研究。

E 2mail :wanggang77@摘　要:锁相环及其应用电路是“通信电子电路”课程教学中的重点内容。

本文设计了基于Multisim 的锁相环应用仿真电路,并将其引入课堂教学和课后实验。

文中首先给出了锁相环的仿真模型,然后构建了由其构成的锁相环调频、鉴频和接收仿真电路,并给出了仿真波形。

实践证明,采用这种方式可以帮助学生对相关内容的理解,并为今后进行系统设计工作打下良好的基础。

关键词:锁相环;Multisim ;调频电路;鉴频电路;接收电路中图分类号:TP391.9 文献标识码:A 文章编号:100820686(2008)0320067203The Simulation of PLL and Its Application Circuit B ased on MultisimWANG G ang ,WANG Yan 2fen ,Y U H ong 2zhen(School of I nf ormation &Engineering ,China universit y of Mine &Technology ,X uz hou 221008,China )Abstract :The p hase 2locked loop and it s application circuit are key content in t he teaching of Communication Elect ronic Circuit.This article designs some PLL application circuit based o n Multisim and int roduces it into teaching in class and experiment after class.First ,it gives t he PLL simulation model.Then it gives t he simulation model of f requency modulator ,frequency detector and receiver circuit based on Multisim.Finally ,it gives t he simulation profile .The p ractice proved t hat ,t his met hod can help t he st udent s to understand correlation content ,and build good foundation for f urt her system design work.K eyw ords :PLL ;Multisim ;frequency modulator ;frequency detector ;receiver circuit 锁相环是一种自动相位控制系统,广泛应用于通信、雷达、导航以及各种测量仪器中。