下载文档原格式
折叠式共源共栅运算放大器设计说明一、设计原理二、设计步骤1.确定规格要求：根据实际应用需求确定输入阻抗、输出阻抗、增益、带宽等参数。
2.选择管子：根据需求选择合适的场效应管。
通常选择具有良好参数的MOS管，如低频用的2N7000，高频用的BF861A等。
3.设计共源级：首先设计共源级，这是整个电路的放大核心。
根据增益要求和输入阻抗要求，确定共源电阻的值，再根据场效应管的参数计算源极电流和电压。
同时，要保证共源级的电流和电压工作在合适的范围内，不引起过大的功耗和失真。
4.设计共栅级：共栅级起到输出驱动的作用，可以提供较低的输出阻抗。
根据输出阻抗和带宽要求，选择合适的共栅电阻值和驱动电路的参数。
同时要注意共栅级的工作点和共源级的匹配，以保证电路的整体性能。
5.接入电源电压：根据电路需求，确定合适的电源电压。
注意电源电压的选择要与场效应管的参数相匹配，避免电压过高或过低导致管子失效或工作不稳定。
6.进行仿真和调试：在完成电路设计后，进行电路仿真和调试，检查电路的增益、带宽等参数是否满足设计要求。
可以使用SPICE电路仿真软件进行仿真，根据仿真结果对电路进行调整和优化。
7.布局和绘制电路板：根据电路设计，进行布局和绘制电路板。
布局过程中要注意相邻元件的干扰和电路的稳定性。
绘制电路板时要保持线路的规整和排布的合理性。
8.组装和测试：完成电路板制作后，进行元件的组装和焊接。
然后进行电路的测试和调试，检查电路的工作状态和各项指标是否满足要求。
三、注意事项1.设计时要考虑到电压的限制，避免电路失效或工作不稳定。
2.选择合适的场效应管，根据具体需求选择低频或高频的管子。
3.设计时要注意电路整体性能，使其在增益、带宽等方面满足要求。
4.在进行仿真时，要根据仿真结果对电路进行调整和优化，确保电路性能达到最佳状态。
5.布局和绘制电路板时要注意干扰和稳定性，保持线路的规整和排布的合理性。
6.组装和测试时要仔细检查，确保电路的工作状态和各项指标达到要求。
折叠式共源共栅cmos运算放大器的设计与优化下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢！本店铺为大家提供各种类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，想了解不同资料格式和写法，敬请关注！Download tips: This document is carefully compiled by this editor. I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you! In addition, this shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts, other materials and so on, want to know different data formats and writing methods, please pay attention!折叠式共源共栅CMOS运算放大器的设计与优化1. 引言在集成电路领域，CMOS运算放大器一直是研究的热点之一。
折叠式共源共栅放大器设计
下面是一个折叠式共源共栅放大器的设计示例：
1.选择合适的工作频率：首先确定设计的工作频率范围，根据应用需
求选择合适的频率。
2.确定器件参数：根据工作频率选择适合的MOSFET器件，并确定器
件的尺寸和工作点。
3.进行小信号分析：通过小信号等效电路分析，得到输入输出阻抗、
增益和带宽等参数。
4.设计输入匹配网络：设计输入匹配网络，使得输入阻抗与传输线匹配，以最大化输入信号的传输。
5.设计输出匹配网络：设计输出匹配网络，使得输出阻抗与负载匹配，以最大化输出信号的传输。
6.进行直流仿真：通过仿真软件，对折叠式共源共栅放大器的直流偏
置和工作点进行仿真和优化。
7.进行射频仿真：通过射频仿真软件，对折叠式共源共栅放大器的增益、带宽等性能进行仿真和优化。
8.PCB布局和封装：设计合适的PCB布局，使得折叠式共源共栅放大
器具有良好的抗干扰能力和稳定性。
选择合适的封装，以满足散热和尺寸
要求。
9.进行实验验证：通过PCB制作和实验验证，对设计的折叠式共源共
栅放大器进行性能测试和调整。
10.进行优化调整：根据实验结果，对折叠式共源共栅放大器进行优化和调整，以达到设计要求。
总结：折叠式共源共栅放大器设计需要从选择工作频率、器件参数确定到小信号分析、匹配网络设计、仿真优化、PCB布局和实验验证等多个步骤。
通过科学合理的设计和优化调整，可以实现折叠式共源共栅放大器的高效、低功耗和稳定工作。
一种折叠共源共栅运算放大器的设计关键词：运算放大器，ADC, DAC,模拟集成电路，混合信号集成电路，跨导运算放大器，共源共栅1 引言随着集成电路技术的不断发展，高性能运算放大器广泛应用于高速模/数转换器（ADC）、数/模转换器（DAC）、开关电容滤波器、带隙电压基准源和精密比较器等各种电路系统中，成为模拟集成电路和混合信号集成电路设计的核心单元电路，其性能直接影响电路及系统的整体性能，高性能运算放大器的设计一直是模拟集成电路设计研究的热点之一，以折衷满足各种应用领域的需要。
许多现代集成CMOS运算放大器被设计成只驱动电容负载。
有了这样只有电容的负载，对于运放放大器，就没有必要使用电压缓存器来获得低输出阻抗，因此，有可能设计出比那些需要驱动电阻负载的运算放大器具有更高速度和更大的信号幅度的运算放大器。
通过在一个只驱动电容负载的运算放大器输出端只有一个高阻抗节点，可以获得这些提高，这些运算放大器在其他节点看到的导纳与MOS管的跨导在一个量级上，因此他们具有低阻抗。
有了所有相对低阻抗的内部节点，运算放大器的速度得到最大化，这里还应该提到的是：这些低节点阻抗使得所有节点而不是输出节点的电压信号降低，然而，各种晶体管的电流信号可能非常大，对这些运算放大器，应看到补偿通常是由负载电容达到的，这样，当负载电容变大，运算放大器通常变得更稳定也更慢，这些现代晶体管最重要的参数之一是他们的跨导值（即输出电流和输入电流的比）。
因此，一些设计者称这些现代运算放大器为跨导运算放大器或者运算跨导放大器（OTA）。
在各种OTA结构中，折叠共源共栅运放结构的运算放大器可以使设计者优化二阶性能指标，这一点在传统的两极运算放大器中是不可能的，特别是共源共栅技术对提高增益、增加PSRR值和在输出端允许自补偿是有用的。
这种灵活性允许在CMOS工艺中发展高性能无缓冲运算放大器，目前，这样的放大器已被广泛应用无线电通信的集成电路中。
本文介绍的运放是一种采用TSMC 0.18 μm Mixed Signal SALICIDE（1P6M，1.8V/3.3V）CMOS工艺的折叠共源共栅运放，并对其进行了DC，AC及瞬态分析，最后与设计指标进行比较。
一种低压低功耗CMOS折叠-共源共栅运算放大器的设计程春来，柴常春，唐重林【摘要】设计了一种低压低功耗CMOS折叠-共源共栅运算放大器。
该运放的输入级采用折叠-共源共栅结构，可以优化输入共模范围，提高增益；由于采用AB类推挽输出级，实现了全摆幅输出，并且大大降低了功耗。
采用TSMC 0.18 μm CMOS工艺，基于BSIM3V3 Spice模型，用HSpice对整个电路进行仿真，结果表明：与传统结构相比，此结构在保证增益、带宽等放大器重要指标的基础上，功耗有了显著的降低，非常适合于低压低功耗应用。
目前，该放大器已应用于14位∑-Δ模/数转换电路的设计中。
【期刊名称】现代电子技术【年(卷),期】2007(030)024【总页数】4【关键词】运算放大器;折叠-共源共栅;AB类输出;低压低功耗1 引言在生物科学、空间技术、电池供电设备以及各种高阻抗传感器的应用中，经常需要集成电路在低电压和弱电流的条件下工作[1]。
采用低电压供电的模拟电路不但能减少电路的功耗，而且能增强电路的稳定性[2]。
因此，低功耗乃至在微功耗芯片的研制和生产日益得到研究机构和生产部门的关注。
运算放大器是模拟电路中最重要和最通用的单元电路之一，同时也是许多模拟系统和数模混合信号系统中的一个完整模块[3]。
随着CMOS工艺的不断进步，电源电压和特征尺寸持续减小，运放的设计己经成为模拟IC设计中的制约因素之一，设计方法也面临着挑战。
为适应低压低功耗的设计要求，本文基于超深亚微米工艺，设计一个低压低功耗的CMOS折叠-共源共栅运算放大器单芯片，在讨论运放的工作原理及特点的基础上，采用TSMC 0.18 μm CMOS工艺，基于BSIM3V3 Spice模型，用HSpice对整个电路进行仿真。
结果表明：与传统结构相比，此结构在保证增益、带宽等放大器重要指标的基础上，功耗有了显著的降低，非常适合于低压低功耗应用。
目前，该放大器已在14位∑-Δ模/数转换电路的设计中得到应用。
折叠式共源共栅运算放大器设计1.设计原理折叠式共源共栅运放的设计原理主要基于共源共栅电路，通过级联的方式来增加放大器的增益和带宽。
共源共栅电路是一种结合了共源级和共栅级的运放电路，具有高输入阻抗、低输出阻抗和高增益的特点。
通过将两个共源共栅电路级联，可以得到折叠式共源共栅运放，进一步提高增益和带宽。
2.关键参数在设计折叠式共源共栅运放时，需要考虑以下几个关键参数：-增益：增益是指输入信号与输出信号之间的比例关系，是一个放大器的主要性能指标。
在设计过程中，需要确定所需的增益，并根据电路结构进行调整。
-带宽：带宽是指放大器能够放大信号的频率范围。
在设计折叠式共源共栅运放时，需要选择适当的电容和电阻来提供所需的带宽。
-输入阻抗：输入阻抗是指放大器的输入端对外部信号的电阻。
在折叠式共源共栅运放中，可以通过调整栅极电阻和源极电阻来控制输入阻抗。
-输出阻抗：输出阻抗是指放大器的输出端对外部负载的电阻。
在设计过程中，需要考虑输出阻抗对于负载的影响，并选择适当的电路结构来提供所需的输出阻抗。
3.设计流程-确定设计规格：首先需要明确设计的需求，包括增益、带宽和输入输出阻抗等。
-电路拓扑选择：选择折叠式共源共栅电路作为基本电路拓扑。
-参数计算：根据设计规格和电路拓扑，计算所需的电阻、电容等参数。
-电路模拟：使用电路模拟软件，如SPICE，对电路进行仿真，验证设计参数的正确性，并进行性能分析。
-电路调整：根据仿真结果，对电路进行调整，满足设计规格。
-PCB设计：将电路布局成PCB，进行进一步的测试和优化。
-调试与测试：进行电路的调试和测试，对性能进行评估和调整。
4.实际应用折叠式共源共栅运放可应用于各种通信和成像系统中，例如放大器、滤波器、混频器等。
由于折叠式共源共栅运放具有高增益和宽带宽的优势，可以提高信号的质量和速度，使系统更加稳定和可靠。
同时，折叠式共源共栅运放还可以用于低功耗电路设计中，通过优化电路结构和参数选择，降低功耗并提高电路性能。
折叠式共源共栅运算放大器设计实验一、设计步骤1.确定规格和目标：首先确定设计的规格和目标，例如增益、带宽、输入输出电阻等。
2.选择适当的工作点：根据目标确定合适的工作点。
通常，选择中间状态的电流偏置，例如源极电流和漏极电流各占目标电流的一半。
3.估计W/L比例：根据工作点电流和所用晶体管的尺寸参数，估计晶体管的W/L比例。
可以使用厂商提供的模型参数进行计算。
4.电流源设计：设计适当的电流源，用于提供偏置电流。
电流源可以采用单端（如PMOS、NMOS）或差分结构（如源随器）。
5.阶数计算：根据需求和规格，计算需要的放大器阶数。
6.确定并绘制电路拓扑：根据放大器的阶数，选择合适的电路拓扑。
折叠式共源共栅运放通常由两个共源共栅级联组成。
绘制电路图，包括晶体管、电容、电流源等。
7.进行直流偏置分析：进行直流偏置分析，计算电压、电流等参数。
确保电路能够在合适的工作点工作，并且各个极点和零点在期望的频率范围内。
8.进行交流分析：进行交流分析，计算增益、带宽等参数。
可以使用电路仿真软件进行模拟分析，找到需要优化的部分。
9.优化设计：根据仿真结果，逐步调整电路参数，优化设计。
可以通过改变晶体管的W/L比例、电容的数值等参数，使得仿真结果符合要求。
10.布局设计：进行电路的布局设计，包括电源、接地、电容、晶体管等部分的布局。
注意避开毫米波的射频干扰源，并且尽量减少板间互电容等干扰。
11.进行仿真验证：进行全局电路的仿真验证，确保电路能够满足设计要求。
12.绘制电路原理图和PCB板：根据最终的设计结果，绘制电路原理图和PCB板，进行制作。
二、实验过程1.制作PCB板：根据设计的PCB布局图，制作PCB板。
2.感知电路：将制作好的PCB板安装到实验台上，连接电源和信号源。
3.测量电路参数：使用万用表、示波器等仪器，测量电路参数，例如增益、带宽、输入输出电阻等。
4.分析结果：根据测量结果，分析电路的性能是否满足设计要求。
折叠式共源共栅CMOS运算放大器的设计该电路由两级放大器组成，第一级为共源放大器，第二级为共栅放大器。
下面将详细介绍各个部分的设计步骤和注意事项。
1.设计共源放大器：共源放大器的设计旨在实现高电压增益、宽带宽和稳定的工作点。
主要的设计步骤如下：-根据所需的增益和带宽确定工作点的直流电压和电流。
一般而言，直流电压应足够大，以提供足够的电压增益；而直流电流应适中，以保持功耗的合理范围。
-选择合适的晶体管尺寸和W/L比例，以满足所需的增益和带宽要求。
通常情况下，尺寸越大，增益越高，但同时也会增加功耗。
-设计偏置电路，用以稳定工作点，并提供所需的电流。
常见的偏置电路包括电流镜和电流源。
2.设计共栅放大器：共栅放大器的设计目标是进一步提高增益和带宽，并提供合适的输出电压。
以下是一些重要的设计考虑因素：-通过选择适当的晶体管尺寸和W/L比例，以满足所需的功率增益和输出电压范围。
与共源放大器类似，通常情况下尺寸越大，输出电压范围越大。
-需要设计合适的负载电路，以提供合适的输出电压和输出电流。
常见的负载电路包括电流镜和电流源。
3.总体电路优化：在设计过程中，需要进行一系列的优化步骤，以满足设计要求。
以下是一些常见的优化技术：-频率补偿：通过选择合适的补偿电容和电阻，提高电路的带宽和稳定性。
-去耦电容：通过添加适当的去耦电容，提高电路的低频响应和直流工作点稳定性。
-噪声优化：通过减小晶体管尺寸、优化偏置电路等措施，减小电路的噪声。
综上所述，折叠式共源共栅CMOS运算放大器的设计需要考虑多个方面，包括增益、带宽、工作点、输出电压范围等。
通过合理选择晶体管尺寸和W/L比例、设计合适的负载电路和偏置电路，以及进行适当的优化，可以实现高性能的运算放大器设计。
最后，需要进行电路的仿真和验证，以确保设计的性能符合预期要求。
CMOS课程设计折叠式共源共栅运算放大器设计学院: 机械与电子工程学院专业: 电子科学与技术指导老师: 蔡志民班级: 1221401学号: 201220140125姓名: 姜国理报告时间: 2015-07-05一、设计目的设计共源共栅运算放大器，使其满足V DD=5V，功率P=10mW，输出摆幅为2.35V，增益A V约10dB。
使用st02 0.5um 5V CMOS工艺5V晶体管模型。
学习差动放大器DC扫描、AC、瞬态分析的方法。
参数给定：C OX=(εsiεo)/t ox其中εsi=8.85*10-12，εo=3.9，t ox =9nm；u n=350cm2/v/s，u p=100 cm2/v/s。
二、设计步骤本次实验采用IC615设计整个过程。
启动cadence工具，在terminal中输入virtuoso &启动IC615并后台运行，如图所示：启动后CIW窗口如图所示：启动IC615后，新建library取名201220140125，并关联到st02库，如图所示：在library中新建cell,选择schematic原理图输入，并调用st02器件mn及mp,分别修改参数，最后原理图如图所示：参数的设定:1)电流分配:根据10mw的功率，及电源电压5v，由公式p=ui，算出I总=2mA，由电路对称性平均分配电流M0，M1为1mA,M9流过M8,及M10的电流之和也为1mA,其他的管子电流都为0.5mA。
2)过驱动电压分配:电流确定后，根据摆幅2.35v分配过驱动电压，M0,M1的V on=0.45v,M2,3的V on=0.8v,M4,5,8,10的V on=0.8v,M6,7的V on=0.6v,M9的V on=1v。
3)宽长比确定：通过电流与过驱动电压的关系式确定宽长比，由于所有mos管都必须工作在饱和区，所以使用饱和区的电流－过驱动电压的关系：Nmos管：I DS＝1/2u n C OX（W/L）（V GS－V th）2＝1/2u n C OX V OD2＝>（W/L）=(2 I DS) /( u n C OX V OD2)Pmos管：I DS＝1/2u p C OX（W/L）（V GS－V th）2＝1/2u p C OX V OD2＝>（W/L）= (2 I DS)/(u p C OX V OD2)根据公式可得所有mos管的宽长比，分别为：(w/l)0,1=149.25/0.55, (w/l)2,3=22.62/0.55, (w/l)4,5,8,10=5.87/0.5,(w/l)6,7=10.44/0.5, (w/l)9=7.5/0.54)分配初始偏置电压值：mos管阈值电压的初始值由工艺库中给定，pmos管的阈值电压为V th＝－0.8V，nmos管的阈值电压为V th＝0.7V，这些值将在仿真过程中修正。
一种低电压CMOS折叠-共源共栅跨导运算放大器的设计李建中;汤小虎;魏同立
【期刊名称】《微电子学》
【年(卷),期】2005(35)4
【摘要】设计了一种全差分折叠共源共栅跨导运算放大器,并将其应用于80MHz 开关电容带通ΔΣA/D转换器中。
该跨导运算放大器采用0.35μmCMOSN阱工艺实现,工作于2.5V电源电压。
模拟结果表明,该电路的动态范围为80dB、直流增益63.4dB、单位增益带宽424MHz;在最大输出摆幅、建立精度为0.1%时,建立时间为7.5ns,而功耗仅为7.5mW。
【总页数】4页(P412-415)
【关键词】跨导运算放大器;折叠-共源共栅;全差分;A/D转换器
【作者】李建中;汤小虎;魏同立
【作者单位】东南大学微电子中心;解放军理工大学通信工程学院
【正文语种】中文
【中图分类】TN432
【相关文献】
1.一种低压低功耗CMOS折叠-共源共栅运算放大器的设计 [J], 程春来;柴常春;唐重林
2.折叠式共源共栅运算放大器的0.6μm CMOS设计 [J], 王志亮;段伟;王琴
3.低电压高增益带宽CMOS折叠式共源共栅运算放大器设计 [J], 张蕾;王志功;孟
桥
4.一种低压低功耗CMOS折叠-共源共栅运算放大器的设计 [J], 程春来;柴常春;唐重林
5.高增益CMOS折叠式共源共栅运算放大器的设计 [J], 许衍彬
因版权原因，仅展示原文概要，查看原文内容请购买。
《IC课程设计》报告折叠式共源-共栅运算跨导放大器的设计姓名：王志伟学号：U200713959班级：0707院系：控制系专业：自动化同组人姓名：田绍宇胡月目录1设计目标 (1)2相关背景知识 (2)3设计过程 (2)3.1 电路结构设计 (2)3.2 主要电路参数的手工推导 (2)3.2.1直流工作点分析 (2)3.2.2带宽分析及原件参数计算 (3)3.2.3直流增益的小信号模型分析 (4)3.3 计算参数验证 (5)4电路仿真 (5)4.1交流特性仿真 (7)4.2最大输出摆幅仿真 (9)4.3共模输出的仿真验证 (11)5讨论 (12)6收获和建议 (13)7参考文献 (14)摘要：折叠式共源共栅结构的运算放大器不仅能提高增益、增加电源电压噪声抑制比、而且在输出端允许自补偿。
1设计目标设计一款折叠式共源-共栅跨导运算放大器（Design a Folded Cascode OTA），其设计指标见表1，参考电路原理图如下图所示，用0.35um coms工艺。
图：折叠式共源-共栅跨导运算放大器设计步骤与要点：1.直流工作点的分析与设计（DC operation point design and analysis）1) 假设所有的MOS管均工作在饱和区，VGS-VT=200mV，VDD=3V，VSS= 0V，计算OTA的最大输出摆幅。
2) 基于0.35 um CMOS工艺，计算和设计MOS管的尺寸，使OTA电路满足最大输出摆幅的要求。
3) 以下数据可供设计参考L1,2,3,4 = Lmin; Lmin= 1μm。
2.在HSpice电路仿真软件，对所设计的电路进行模拟仿真与设计2相关背景知识随着集成电路技术的不断发展，高性能运算放大器得到广泛应用，其性能直接影响电路及系统的整体性能。
折叠式共源共栅运算放大器具有二阶优化性能，因此设计一个实用价值的折叠式共源共栅运算放大器是非常有现实意义的。
CMOS管的参数并不能通过简单的理论计算进行准确的预测，在给定的工艺条件下，理论计算出的管子宽长不考虑实际情况下工艺条件等诸多外界因素，仿真的结果会和设计指标有很大的差距。
3设计过程3.1 电路结构设计3.2 主要电路参数的手工推导3.2.1直流工作点分析假设所有MOS管均工作在饱和区，VGS－VT=200mV，VDD=3V，VSS=0V，VT1=VT2=VT3=VT4=0.4V最大输出幅值，最小输出幅值最大输出摆幅V out(max)Vout(min)=2.80.4=2.4V 输出共模电平V out(cm)=( V out(max)+V out(min))/2=1.6V 3.2.2带宽分析及原件参数计算GBW=loadm C g π21=300MHzA V V g I mS g g g g mS pF MHz g T GS m DS m m m m m μπ565)(23.11*265.53*2*300111112431=-=======⇒已知条件：µn=1350/Vs ，µp=480/Vs ，Lmin=1um ，270OX 140cm/10*93.4t C cm /10*85.8;9.37F F nm t OXOXOX ox --==⇒===εεεε；()12026.12021230I I I 1457.144)(2)(50)(2)(665I I 11937.119)(2)(;2**)(*:2n 22DS3DS1DS2244233DS3DS42112≈=-=⎪⎭⎫⎝⎛=+≈≈=-==-===≈=-==-=T GS OX DS T GS ox P DS T GS ox n DS T GS ox P DS OX P T GS DS V V C I L W AV V C I L W V V C I L W A V V C I L W LWC Kp V V Kp I μμμμμμμ则再根据演算，取得由由以上的计算得到所有MOS 管理论计算结果：所以对于大尺寸的M1,M2采用并联的方式满足要求，具体安排见表中数据。
3.2.3直流增益的小信号模型分析小信号电路图：out ds out ds m ds outds ds m ds ds ds outds ds m ds ds ds in m ds outds in m out ds m ds ds ds out ds ds ds ds m ds outds ds m ds ds outm ds out ds outds in m v r v r r g r v r r r g r r r v r r r g r r r v g r v r v v g v r g r r r v v r r v r r g r v r r v g r r v v g r v v r v r v v g ds ds ds ⋅-≈⎪⎪⎭⎫ ⎝⎛⋅⋅+-≈⎪⎪⎭⎫ ⎝⎛⋅⋅⋅++-≈⎪⎪⎭⎫ ⎝⎛⋅⋅⋅+++-=⇒-=+⋅⋅+⋅+=⇒⋅+=⋅⋅⋅+⇒+=+⇒=+--=+433443343443343414121133443143143343413341331412111121 11 1)1(1**)1()()()(*)11(*)1(**121212.4db53Av lg 20500Av 565ua 2.01I DS44DS 441====∙=⋅-=⇒）（；上面已经计算其中λλI r ds ds m inoutr g v v3.3 计算参数验证饱和区跨导得mS g mS g g g m m m m 3.11,65.52431==== GBW=load m C g π21=pFm S3*256.5π=295MHzdb Av Av r gds m 4.53lg 2050043==∙=以上验证基本符合题意4电路仿真原电路集成为一块芯片（在网表中利用.SUBCKT 语句进行子电路描述），输入引脚有V outp,V outn;输出引脚有Vinp,Vinn,Vdd,Vss;作为一个符号可以画成下面的图形以方便理解。
子电路网表如下：CMOS _Analysis *Name of project.SUBCKT ICC VINP VINN VOUTP VOUTN VDD VSS *建立子电路IB1 VDD 5 DC=IB0VR1 VR1 0 1500MVB1 VB1 0 1900MVB2 VB2 0 1000MCLOAD1 VOUTP 0 C0 *电容连接CLOAD2 VOUTN 0 C0M11 3 VINN 5 VDD P_33 L=L0 W=W1 M=M1 *模式管连接M12 4 VINP 5 VDD P_33 L=L0 W=W1 M=M1M21 3 VB2 VSS VSS N_33 L=L0 W=W2 M=M2M22 4 VB2 VSS VSS N_33 L=L0 W=W2 M=M2M31 VOUTP VR1 3 VSS N_33 L=L0 W=W3 M=M3M32 VOUTN VR1 4 VSS N_33 L=L0 W=W3 M=M3M41 VOUTP VB1 VDD VDD P_33 L=L0 W=W4 M=M4M42 VOUTN VB1 VDD VDD P_33 L=L0 W=W4 M=M4.PARA M1=10 M2=10 M3=1 M4=10 *定义常量，作为元件参数.PARA IB0=1550ua.PARA L0=1u.PARA W1=11.9u W2=12u W3=50u W4=14.5u.PARA C0=3pf.ENDS4.1交流特性仿真首先要仿真的是交流特性，满足三个要求：直流增益Av=40dB—50dB；GBW>300M。
则采用如下仿真图：交流特性仿真图写出仿真网表调用前面的子电路，具体代码如下：XWZW VINP VINN VOUTP VOUTN VDD VSS ICC *调用子电路VDD VDD 0 3 *输入信号进行仿真VSS VSS 0 0VINCM T1 0 2000M *直流电源VINP VINP T1 AC 1 *交流电源VINN T1 VINN AC 1.GLOBAL VDD.LIB 'C:\ic\CMOS_035_Spice_Model.lib' TT *调用0.35um工艺元件库.OP *静态工作点分析.AC DEC 10 1k 1000MEG *交流仿真.PRINT AC VDB(VOUTP) *打印交流仿真结果.OPTIONS INGLOD=2 CSDF=2.END仿真结果图如下所示：从仿真结果看来，增益为39.6DB，GBW为139MHZ，其中增益基本满足条件，但带宽不能达到要求。
此时要提高系统带宽，则可以提高(W/L)1的值。
在本题中将(W/L)1提高适当的倍数，则理论上GBW应该可以达到题目要求的指标，但由于W,L同时增加，将加大MOS的寄生电容，使得输出接点的总电容增大，GBW减小，即GBW增加所期望的值，于是再对各个MOS管的(W/L)进行微量调整，所有元件的参数变成如下：利用上表的参数修改上面子电路网表ICC中的元件宽长比参数，通过仿真结果如下图所示：可以看出仿真结果为直流增益为：48.3DB；带宽GBW为：293MHZ；基本符合题目中的要求要求。
4.2最大输出摆幅仿真仿真电路如下所示：写出仿真网表调用前面的子电路，具体代码(以VOUTN的输出摆幅为例,VOUTP输出摆幅的网表写法类似)如下：XWZW VINP VINN VOUTP VOUTN VDD VSS ICC *调用子电路VDD VDD 0 3VSS VSS 0 0R1 R11 VINP 10KR3 R31 VINN 10KR2 VOUTP VINP 90KR4 VOUTN VINN 90KVINP R11 0 2000MVINN R31 0 2000M.DC VINP 0 3 0.01 直流分析*.OP.OPTIONS LIST NODE POST.LIB 'C:\ic\CMOS_035_Spice_Model.lib' TT.PRINT DC V(VOUTN).END仿真结果图如下所示：V outp的输出摆幅：V outn的输出摆幅：从图中可以看出V outp的最大输出摆幅为2.797vV outn的最大输出摆幅为2.864v这个结果与实验仿真前计算的2.6v数值上相差不大，在误差范围内是可行的。
4.3共模输出的仿真验证仿真电路如下所示：仿真网表如前类似，调用前面的子电路，然后添加输入信号，具体代码不再详述，仿真后得到的图形如下所示：由图上看到共模输出为1.1v，与计算得到的理论值1.6v有一定的差距，对于这个参数可以通过添加共模反馈电路加以改进，由于这个参数不是本题研究的重点，这里就不再详细说明了。
