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第三章内部存储器2

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数字逻辑与计算机组成原理：第三章 存储器系统(1)

数字逻辑与计算机组成原理：第三章 存储器系统(1)

A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储

最新计算机组成原理第三章课件白中英版

最新计算机组成原理第三章课件白中英版
计算机组成原理第三章 课件白中英版
3.1 存储器概述
❖ 存储器的两大功能： 1、 存储（写入Write） 2、 取出（读出Read）
❖ 三项基本要求： 1、大容量 2、高速度 3、低成本
计算机组成原理
6
计算机组成原理
8
3.2 随机读写存储器
SRAM（静态RAM：Static RAM）
T7 ，这样存储体管子增加不多，但是双向地址译码选择， 因为对Ｙ选择线选中的一列只是一对控制管接通，只有X选 择线也被选中，该位才被重合选中。
X选择线
V 位/读出线
BS0 读/写“0”
A T4
T5
T2
T0
T1
T6
位/读出线
B T3
BS1 读/写“1”
T7
I/O
Y选择线
I/O
6管双向选择MOS存储电路
（2）字结构是2度存储器：只需使用具有两个功能端的基本存储电路：字 线和位线
（3）优点：结构简单，速度快：适用于小容量M
（4）缺点：外围电路多、成本昂贵，结构不合理结构。
计算机组成原理
17
静态MOS存储器
BS0
BS1
FF
FF
FF
16 地址 选
W0
1
A0
地 字线
址
FF
FF
FF
译
……
A1
码 W1 器
：： A2
•以触发器为基本存储单元 •不需要额外的刷新电路 •速度快，但集成度低，功耗和价格较高
DRAM（动态RAM：Dynamic RAM）
•以单个MOS管为基本存储单元 •要不断进行刷新（Refresh）操作 •集成度高、价格低、功耗小，但速度较SRAM慢

计算机组成原理第三章 第2讲 SRAM存储器

计算机组成原理第三章 第2讲 SRAM存储器
SRAM存储器
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根
据信息存储的机理不同可以分为两类：
相对而言 静态读写存储器(SRAM)：
• 存取速度快，一般用作Cache

动态读写存储器(DRAM)：
• 存储容量大，一般用作主存
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储元：
例1：图3.5(a)是SRAM的写入时序图。 其中R/W是读/写命令控制线，当R/W 线为低电平时，存储器按给定地址把 数据线上的数据写入存储器。请指出 图3.5(a)写入时序中的错误，并画出正 确的写入时序图。
3.2 SRAM存储器
3.2 SRAM存储器
写使能信号
3.2 SRAM存储器
三、存储器的读写周期 读周期

读出时间Taq 读周期时间Trc 写周期时间Twc 写时间Twd 读周期时间Trc=写时间Twd
写周期


存取周期

3.2 SRAM存储器
片选 读使能
3.2 SRAM存储器
片选 写使能
3.2 SRAM存储器
教材P69
用锁存器实现。 需要加电，无限期保持0或者1状态。
3.2 SRAM存储器
回顾译码器
可参考CAI动画
63
3.2 SRAM存储器
2、三组信号线

地址线：A0-A5，可指定26=64个存储单元 数据线：I/O0，I/O1 ，I/O2 ，I/O3
• 行线，列线 • 存储器的字长4位


控制线：读或写 存储位元、存储单元、字存储单元、最小寻址 单位、最小编址单位。

写入数据：

计算机组成原理教案(第三章)

计算机组成原理教案(第三章)

3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。

第3章 存储管理

第3章 存储管理

中 换 出
峰值当接近物。理 内 存 不 足 时 ， 说 页明需W 到出求i磁页，nd盘多即ow以是只s便因有会释为当将放有内页空进存面间写。回 中没有可分配空间，同
换
时又必须调入内存新的
进
页面时，才需要换出页
面。
WindowsXP的存储管理
可
用
物
理 内
Available MBytes 是计 算机上运行的进程的可
第2节 存储管理功能
• 用户实体与存储空间 • 分配、释放及分配原则 • 地址映射 • 虚拟存储器 • 存储保护与共享 • 存储区整理
用户实体与存储空间
1.用户实体与存储器的关系
• 任务在被激活之前存放在辅助存储器上。 • 当任务被激活时，它成为进程进入主存储器。 • 进程的描述部分及主程序部分始终存放于主存储器，其他 程序和数据部分视需要由操作系统在内存与外存之间交换。
第三章
存储管理
学习要点
• 存储管理概述 • 存储管理功能 • 分区管理 • 分页管理 • 分段管理和段页式管理 • 常用系统中的存储管理
第1节 概述 及实用系统中的存储管理方法
• 概述 • DOS的存储管理 • WindowsXP的存储管理 • Linux存储管理
存储管理概述
• 主存储器是计算机系统硬件中仅次于CPU的宝贵资 源。
连续的用
户逻辑地址空 作业空间
OS
间，经过装入
程序直接装入
用
分区的低地址
户
部分的单一的
区
连续的区域。
单一分区
2.分配与释放
入口（作业逻辑空间）
逻辑空间≤用户区？
是 装入作业
否
出错： 内存不够

计算机组成原理 第三章

计算机组成原理 第三章

1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 （Random Access Memory，RAM）和只读存储器 （Read-Only Memory，ROM）。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连， 地址总线低位地址A0—A13与各芯片的14位地址端相 连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址

白中英计算机组成原理第三章答案



主存16MB
Cache块号需要14位
主存地址为24位 主存标记位有24－14－2 = 8位
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
9、CPU执行一段程序时，cache完成存取的次数为2420 次，主存完成存取的次数为80次， 已知cache存储周期为40ns，主存存储周期为240ns， 求cache/主存系统的效率和平均访问时间。
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968
主存与Cache的速度倍率
第3章 内部存储器
1、设有一个具有20位地址和32位字长 的存储器，问：
①该存储器能存储多少字节的信息？
32 2 * 4M字节 = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片?
20
存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展；
位扩展：4片512K×8位芯片构成512K×32位的存储组； 字扩展：2组512K×32位存储组构成1M×32位的存储器；
15、假设主存容量16M×32位，Cache容量 64K×32位，主存与Cache之间以每块4×32位大 小传送数据，请确定直接映射方式的有关参数，并 画出主存地址格式。

计算机组成原理第三章存贮系统2


三、组相联映射方式
存贮系统
前两者的组合
Cache分组，组间采用直接映射方式，组内采用 全相联的映射方式
Cache分组U，组内容量V 映射方法（一对多）
q= j mod u 主存第j块内容拷贝到Cache的q组中的某行
地址变换
设主存地址x，看是不是在cache中，先y= x mod u， 则在y组中一次查找
计算机组成原理
一、全相联的映射方式
存贮系统
3、特点：
优点：冲突概率小，Cache的利用高。 缺点：比较器难实现，需要一个访问速度很快代
价高的相联存储器
4、应用场合：
适用于小容量的Cache
计算机组成原理
二、直接映射方式
存贮系统
1、映射方法（一对多）如：
i= j mod m
主存第j块内容拷贝到Cache的i行
由表达式看出，为提高访问效率，命中率h越接近1 越好，r值以5—10
命中率h与程序的行为、cache的容量、组织方式、 块的大小有关。
计算机组成原理
存贮系统
例 CPU执行一段程序时，cache完成存取
的次数为1900次，主存完成存取的次数为
100次，已知cache存取周期为50ns，主存
存取周期为250ns，求cache/主存系统的
存贮系统
1、将地址分为两部分（块号和字），在内存块 写入Cache时，同时写入块号标记；
2、CPU给出访问地址后，也将地址分为两部分 （块号和字），比较电路块号与Cache 表中 的标记进行比较，相同表示命中，访问相应单 元；如果没有命中访问内存，CPU 直接访问 内存，并将被访问内存的相对应块写入Cache。
相应行； 把行标记与

第三章 AT89S52单片机存储器结构PPT课件


见书P39 表3.2.5
11
3.3 外部存储器及其访问
一、外部程序存储器及访问 1、访问外部ROM所用控制信号
ALE：低8位地址锁存信号； PSEN：读取控制信号； EA:片内、外ROM访问控制信号，EA=1,访问片内；
EA=0，访问片外。 2、访问片外ROM的过程
首先通过地址总线给出地址信号，选中程序存储器该地 址的存储单元，然后由PSEN发出读选通信号，在读选通信号 的控制作用下，将存储在被选中存储单元中的指令代码读出 并送至数据总线，单片机通过对数据总线的访问读取已送至 数据总线的指令代码，完成一次对外部程序存储器的访问1过2
3.2 存储器结构
10
3.2 存储器结构
三、特殊功能寄存器SFR AT89S52有128B特殊功能寄存器区，其特殊功能寄
存器有32个，比AT89C51增加11个，比AT89S51增加6 个。
特殊功能寄存器虽与片内RAM高128B地址完全重叠， 但在物理上是完全独立的。可以用寻址方式区分：直 接寻址访问的是SFR; 间接寻址访问，访问的是数据 RAM。
14
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
15
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
16
3.3 外部存储器及其访问
二、外部数据存储器及访问 1、扩展外部数据存储器的方法
17
3.3 外部存储器及其访问
二、外部数据存储器及访问 2、访问外部数据存储器的时序
5
3.2 存储器结构
一、程序存储器
1）程序存储器结构
8KB Flash存储器，地址0000H～1FFFH，可外扩展

第三章 AT89s52存储器结构





例1 MOVX A， ＠DPTR ； 外部数据RAM中以DPTR为地址中的内容 ---A 例2 MOV P2， ＃20H ； 数20H ----P2 MOV R0， ＃30H ；数30H ----R0 MOVX ＠R0， A ； A ---- 外部数据RAM中2030H单元

2. 访问外部数据存储器的时序

3. 扩展外部程序存储器的连接方法
P0口 P0.0~P0.7 AT89S52 ALE
EA VCC
D0
74LS373

D7 G
Q0 Q7

P2.0~P2.7
PSEN
P2口
或 EA 0 EA
外 部 程 A0~A7 序 存 A8~A15 储 片 选 CE 器 OE
D0~D7
图 3.3.1外部程序存储器扩展
表 3.4.3 程序加密位的保护模式
加密位 模式 LB1 LB2 LB3 1 2 3 4 U P P P U U P P U U U P 没有程序加密功能 禁止在外部程序存储器中执行MOVC类指令读取内部 EA 程序存储器中的指令代码; 被采样并在复位时 被锁存；禁止对Flash存储器再编程 同模式2，并禁止内部存储器校验。 同模式3，并禁止外部存储器的执行。 组合加密功能


2. 程序存储器加密的 AT89S 系 列 VCC 方法 P2.6 对程序存储器加密需要 P3.6 高电平 RST 根据所希望采取的加密 P2.7 保护模式对3位加密位 P3.7 VPP EA LB1、LB2和LB3进行 XTAL1 编程。编程按照 ALE LB1→LB2→LB3的顺 GND 序按位进行。注意，在 PSEN XTAL2 对各位加密位进行编程 时，其控制信号是不同 的。图3.4.2为对加密 图 3.4.2 加密位编程逻辑电路 位编程的逻辑电路图。
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几种非易失性存储器的比较
存储器
类别
擦除方式
能否单字 节修改
写机制
MROM
只读
不允许
否 掩膜位写
PROM 写一次读多次 不允许
否 电信号
EPROM
写多次读多次
紫外线擦除， 脱机改写
否
电信号
E2PROM
写多次读多次
电擦除，在线 改写
能
电信号
Flash Memory
写多次读多次
电擦除，在线 改写
否
电信号
编程操作：实际上是写操作。所有存储元的原始
状态均处“1”状态。编程操作的目的是使存储元 改写成“0”状态。一旦存储元被编程，存储的数 据可保持100年之久而无需外电源。
读取操作：控制栅加上正电压。浮空栅上的负电
荷量将决定是否可以开启MOS晶体管。如果存储 元原存1，可认为浮空栅不带负电，晶体管开启。 如果存储元原存0，可认为浮空栅带负电，晶体管 不能开启导通。
28
2、字扩展
容量= 211× 8位
举例验证:
读地址为 0的 存储单元的内 容
读地址为 10 … 0 的存储单 元 的内容
A9—A0 A10
WE D7—D0
A9—A0CS 1K×8 SRAM(一)
WE D7—D0
A9—A0 CS 1K×8 SRAM(二)
WE D7—D0
29
2、字扩展
要点： （1）芯片的数据线D、读写控制信号WE#分
37
MREQ A20 | A18
A17--A0 CPU
R/W D31--D0
EN
Y0
Y1 C 3:8 Y2 B 译码器
A Y7
...
SRAM
A CE 256K*8 共4片 WE D
SRAM
A CE 256K*8 共4片
WE D SRAM
A CE 256K*8 共4片
WE D SRAM
...
A CE 256K*8 共4片
解：采用字位扩展的方法。 SRAM芯片个数：2048K/256K ×32/8 = 32片 每4片一组进行位扩展，共8组芯片进行字扩展 片选：该存储器需要21条地址线A20～A0，其 中高3位用于芯片选择接到74LS138芯片的 CBA，低18位接到存储器芯片地址。 MREQ#：作为译码器的使能信号。
20
(增加)主存储器与CPU的连接
一、背景知识——存储芯片简介 二、存储器容量扩展的三种方法 三、主存储器与CPU的连接
21
一、背景知识——存储芯片简介
存储芯片的引脚封装
Vcc
CS
WE
SRAM 地址
GND
数据
(A)SRAM芯片引脚
Vcc WE RAS CAS
地址 DRAM （复用）
A9—A0 (一) CS
前 1K
1K×8位 SRAM WE
D7—D0
A9—A0 (二) CS
后
1K 1K×8位 SRAM WE
D7—D0
27
2、字扩展
分析地址：
A10用于选择芯 片
A9~A0用于选择 芯片内的某一 存储单元
…
…
…
…
A10 A9 ~ A0
0 0~0 前 0 1 ~ 1 1K 1 0~0 后 1 1 ~ 1 1K
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
0000000000000000 ……
0001111111111111
0010000000000000 ……
0011111111111111
0100000000000000 ……
0101111111111111
这种EPROM出厂时为全“1”状态，使用者可根据需要 写“0”。写“0”电路如图(f)所示，xi和yi选择线为高电 位，P端加20多伏的正脉冲，脉冲宽度为0.1～1ms。 EPROM允许多次重写。抹去时，用40W紫外灯，相 距2cm，照射几分钟即可。
6
EPROM
高压写入 紫外线光照擦除
7
编程器
8
紫外线擦除器
9
3.4.1 只读存储器
(2) E2PROM存储元 EEPROM，叫做电擦除可编程只读存储器。其
存储元是一个具有两个栅极的NMOS管，如图 (a)和(b)所示。
10
11
3.4.1 只读存储器
这种存储器在出厂时，存储内容为全“1”状态。使 用时，可根据要求把某些存储元写“0”。写“0”电 路如图(d)所示。漏极D加20V正脉冲P2,G2栅接地， 浮栅上电子通过隧道返回衬底，相当于写“0”。 E2PROM允许改写上千次，改写（先抹后写）大 约需20ms，数据可存储20年以上。
R/W D7--D0EN NhomakorabeaY0
Y1 C 3:8 Y2 B 译码器
A
Y7
...
A
8K*8 OE ROM
D
A
8K*8 CE SRAM
D WE
A
8K*8 CE SRAM
D WE
A 4K*8 OE ROM
D
36
例5-2： 设有若干片256K×8位的SRAM芯片， 问如何构成2048K×32位的存储器？需要多少片 RAM芯片？该存储器需要多少根地址线？画出该 存储器与CPU连接的结构图，设CPU的接口信号 有地址信号、数据信号、控制信号MREQ#和 R/W#。
第三步，分配CPU地址线。
CPU的低13位地址线A12~A0与1片8K*8位ROM和两 片8K*8位SRAM芯片提供的地址线相连；将CPU的 低12位地址线A11~A0与1片4K*8位SRAM芯片提供 的地址线相连。
第四步，译码产生片选信号。
35
MREQ A15 | A13 A12
A11--A0 CPU
容可以根据需要写入，当需要更新时将原存储内容抹 去，再写入新的内容。 现以浮栅雪崩注入型MOS管为存储元的EPROM为例 进行说明，结构如下图所示。
4
5
3.4.1 只读存储器
这种器件的上方有一个石英窗口，如图(c)所示。当用 光子能量较高的紫外光照射G1浮栅时，G1中电子获 得足够能量，从而穿过氧化层回到衬底中，如图(e)所 示。这样可使浮栅上的电子消失，达到抹去存储信息 的目的，相当于存储器又存了全“1”。
入。
一次性编程的PROM 多次编程的EPROM和E2PROM
1
3.4.1 只读存储器
1. 掩模ROM (1) 掩模ROM的阵列结构和存储元
2
3.4.1 只读存储器
(2) 掩模ROM的逻辑符号和内部逻辑框图
3
3.4.1 只读存储器
2. 可编程ROM 分为PROM、EPROM和E2PROM EPROM叫做光擦除可编程可读存储器。它的存储内
要求：主存的地址空间满足下述条件：最小8K地 址为系统程序区（ROM区），与其相邻的16K地 址为用户程序区（RAM区），最大4K地址空间为 系统程序区（RAM区）。
请画出存储芯片的片选逻辑，存储芯片的种类、 片数
画出CPU与存储器的连接图。
33
解：首先根据题目的地址范围写出相应的二进制地址码。
31
三、主存储器与CPU的连接
1、根据CPU芯片提供的地址线数目，确定CPU访存的地 址范围，并写出相应的二进制地址码；
2、根据地址范围的容量，确定各种类型存储器芯片的数 目和扩展方法；
3、分配CPU地址线。CPU地址线的低位（数量＝存储芯 片的地址线数量）直接连接存储芯片的地址线；CPU高位 地址线皆参与形成存储芯片的片选信号；
16
FLASH存储器的简化阵列结构
3. 闪速存储器与CPU的连接
CPU与闪速存储器进行连接的逻辑框图如 下
中间部分是接口电路。地址总线和控制总 线由CPU发向存储器和接口逻辑，数据总 线为双向总线。
地址总线的宽度决定了存储器的存储容量 ，数据总线的宽度决定了存储器的字长。
基本的CPU/闪速存储器接口
4、连接数据线、R/W#等其他信号线，MREQ#信号一般 可用作地址译码器的使能信号。
需要说明的是，主存的扩展及与CPU连接在做法上并不唯 一，应该具体问题具体分析
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例1：设CPU有16根地址线，8根数据线，并用 MREQ#作访存控制信号（低电平有效），用 R/W#作读/写控制信号（高电平为读，低电平为 写）。现有下列存储芯片：1K*4位SRAM；4K*8 位SRAM；8K*8位SRAM；2K*8位ROM；4K*8 位ROM；8K*8位ROM；及3：8译码器和各种门 电路。
E2PROM读出时的电路如图(e)所示，这时G2栅加 3V电压，若G1栅有电子积累，T2管不能导通，相 当于存“1”；若G1栅无电子积累，T2管导通，相 当于存“0”。
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3.4.2 FLASH存储器
FLASH存储器也翻译成闪速存储器，它是高 密度、非失易失性的读/写存储器。高密度意 味着它具有巨大比特数目的存储容量。非易失 性意味着存放的数据在没有电源的情况下可以 长期保存。总之，它既有RAM的优点，又有 ROM的优点，称得上是存储技术划时代的进 展。
GND
数据
(B)DRAM芯片引脚
Vcc
CS
Vpp
ROM 地址
GN
数据
D
(C)ROM芯片引脚
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二、存储器容量扩展的三种方法
1、位扩展
从字长方向扩展
2、字扩展
从字数方向扩展
3、字位扩展
从字长和字数方向扩展
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1、位扩展
要求：用1K×4位的SRAM芯片 1K×8位