第9章 Verilog设计进阶

0000 0101 1100 0011 1101 0010 0011 1111 1000 1001 1000 0001 1101 1010 0001 1101
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简单ROM建模
上页所示的ROM模型说明：
如何在Verilog中用二维的寄存器组来定义存储器。 ROM中的数据保存在一个独立的文件中，如上页的右 边的虚线方框所示。 这是一种保存ROM数据的通用的方法，它可以使数据 和ROM模型分开。
nand #(period/2) ul (clk,clk,go);
initial begin go=0;
end
#(period/2) go=1;
end
注：在有些仿真器中，如果设计所用的时钟是由与其相同抽象级别的时钟 模型产生的，则仿真器的性能就能得到提高。
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建立时钟
[例2]简单的带延迟的对称方波时钟：
end
end
注：这两个时钟模型有些不同，行为描述的模型延迟期间一直是低电平， 而门级描述的模型开始延迟有半个周期是不确定的。
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建立时钟
[例3]. 带延迟、头一个脉冲不规则的、占空比不为1的时钟：
reg clk; initial begin reg go; wire clk; nand #(3*period/4,period/4) ul(clk,clk,go);
endmodule
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并行块
上面模块的仿真输出如下：
时间
0 10 30 40 45 50 60 65 70
data_bus
8‟b0000_0000 8‟b0100_0101 8‟b0100_0110 8‟b0100_0111 8‟b1000_1110 8‟b1000_1111 8‟b1001_0000 8‟b0010_0000 8‟b0010_0001

综合过程
可综合的设计中应注意
➢ 不使用初始化语句；不使用带有延时的描述；不使用循环 次数不确定的循环语句，如forever，while等。 ➢ 应尽量采用同步方式设计电路。除非是关键路径的设计， 一般不采用调用门级元件来描述设计的方法，建议采用行为语 句来完成设计。 ➢ 用always过程块描述组合逻辑，应在敏感信号列表中列出块 中出现的所有输入信号。
2. ZigBee特性
9 9）数据传输可靠 ZigBee的媒质传入控制层（MAC层）采用talk-whenready的碰撞避免机制。在这种完全确认的数据传输机制 下，当有数据传送需求时则立刻发送，发送的每个数据 分组都必须等待接收方的确认消息，并进行确认信息回 复。若没有得到确认信息的回复就表示发生了冲突，将 重传一次。采用这种方法可以提高系统信息传送的可靠 性。ZigBee为需要固定带宽的通信业务预留了专用时隙，
为2美元。
3）低速率
3
ZigBee工作在20～250kbps的速率，分别提供250 kbps(2.4GHz)、
40kbps(915 MHz)和20kbps(868 MHz)的原始数据吞吐率，满足低速率传输数
据的应用需求。
第五章
5.1ZigBee介绍
5.1.1 什么是ZigBee
2. ZigBee特性
Zigbee是一种新兴的短距离、低速率无线网络技术，它
是一种介于无线标记技术和蓝牙之间的技术方案。它有自
己的无线电标准，在数千个微小的传感器之间相互协调实
第五章
5.1ZigBee介绍
5.1.1 什么是ZigBee
2. ZigBee特性
1）低功耗
1 在工作模式下，ZigBee技术的传输速率低，传输数据量很小， 因此信号的收发时间很短。其次，在非工作模式情况下，ZigBee的 节点处于休眠状态。设备搜索延迟一般为30ms，休眠激活时延为 15ms，活动设备接入信道时延为15 ms。由于工作时间较短，收发信 息功耗较低且采用了休眠模式，使得ZigBee节点非常省电。ZigBee 节点的电池工作时间可以长达6个月到2年左右，对于某些占空比 （工作时间/（工作时间+休眠时间））小于1%的应用，电池的寿命 甚至可以超过十年。相比较蓝牙仅能工作数周，WIFI仅可工作数小 时。

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模块编辑器端口名不同， 可用映射设 置说明
产生设计文件
第九讲 FPGA设计工具的基础知识
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模块编辑器my_design 设计顶层
顶层设计实例 my_design
模块mux2 由原理图 实现
模块my_dff由 verilog语言实 现
第九讲 FPGA设计工具的基础知识
[2..31] :
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Quartus2的宏模块
在PLD设计中，生产商一 般都提供一些基本的IP模块。 以Altera公司的开发工具 quartus2为例，它提供了如 图所示的宏单元（固IP）， 一般包含编译码器、计数器、 运算电路、RAM等基本电路。 这些宏单元是经过优化设计 的，往往可使用户的设计性 能更好，占用资源更少，并 减少设计时间。
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图表模块和原理图编辑器
该编辑器既可以编辑图表模块，又可以编辑原理图 图表模块输入设计流程：
• 产生一个新的顶层模块设计文件 • 画出各个子模块或输入设计单元符号 • 设置各子模块的输入接口和参数信息 • 连接各个子模块或输入设计单元(利用管道、 单连线或总线等) • 保存设计,文件的后缀名为.bdf • 从顶层图表模块可以转化成Verilog/VHDL文件 • 子模块可以进一步设置是用下一级图形模块实 现或用HDL语言实现。
设置仿 真长度
打开激励波形 文件编辑器
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打开波形编辑器－设置仿真激励波形
点击右 键打开
信号查 找工具
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波形编辑器－信号查找工具

1．使用assign和deassign语句，设计一个带异步clear (q = 0)和preset (q = 1)端口的由上升沿触发的D触发器。

答：代码如下：module my_dff(q,d,clock,clear,preset);output q;input d,clock,clear,preset;reg q;always @(posedge clock)beginq=d;endalways @(clear or preset)if(clear)assign q=1'b0;else if (preset)assign q=1'b1;elsedeassign q;endmodule仿真输出如下：2．使用基本逻辑门设计一个一位全加器FA。

在激励模块中调用这个全加器。

在15至35个时间单位之间强迫输出值sum为a & b & c_in。

答：代码及激励模块见chapter9.v。

仿真输出如下，在15ns时，输出变化，在35ns时，由于和值与强迫输出值相同，故没有变化。

Verilog HDL 数字设计与综合（第二版）126 3．由逻辑门定义的带延迟参数的一位全加器FA ，如下面的模块所示：定义一个如例5.8所示的四位全加器fulladd4，使用本书中讨论的两种方法，传送下表所示的参数值给所引用的实例：实 例 延 迟 值 fa0 d_sum = 1, d_cout = 1 fa1 d_sum = 2, d_cout = 2 fa2 d_sum = 3, d_cout = 3 fa3d_sum = 4, d_cout = 4a ．编写fulladd4模块，用defparam 语句改变实例参数的值。

使用例5.9中的激励文件对这个四位全加器进行仿真。

解释全加器的结果延迟，什么时候出现加法器的输出（在该激励文件中使用20作为延迟值，而不是用5）。

b ．编写fulladd4模块，把延迟值传送到调用的实例fa0，fa1，fa2和fa3中。