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1、A.C. 23、采用4、CPU 5A.B.C.D. 6A.B.C.D. 78A.B.C.D. 9A. 10A.B.C.D. 11A.B.C.D.12、下列关于动态流水线正确的是（）A.动态流水线是在同一时间内，当某些段正在实现某种运算时，另一些段却在进行另一种运算，这样对提高流水线的效率很有好处，但会使流水线控制变得很复杂B. 动态流水线是指运算操作并行C. 动态流水线是指指令步骤并行D. 动态流水线是指程序步骤并行13、流水CPU是由一系列叫做“段”的处理线路组成的。
一个m段流水线稳定时的CPU的吞吐能力，与m个并行部件的CPU 的吞吐能力相比（）A.具有同等水平的吞吐能力B.不具备同等水平的吞吐能力C. 吞吐能力大于前者的吞吐能力D. 吞吐能力小于前者的吞吐能力14、设指令由取指、分析、执行3个子部件完成，并且每个子部件的时间均为△t，若采用常规标量流水线处理机（即处理机的度为1 ）连续执行12条指令，共需15、若采用度为4的超标量流水线处理机，连续执行上述20条指令，只需16、设指令流水线把一条指令分为取指、分析、执行3个部分，且3部分的时间分别是t取指=2ns，t分析=2ns，t执行=1ns，则100条指令全部执行完毕需17、设指令由取指、分析、执行3个子部件完成，并且每个子部件的时间均为t，若采用常规标量流水线处理机，连续执行8条指令，则流水线的加速比为18、指令流水线中出现数据相关是流水线将受阻，（）可解决数据相关问题。
A.增加硬件资源B.采用旁路技术C.采用分支预测技术D.以上都可以19、关于流水线技术的说法，错误的是（）A.超标量技术需要配置多个功能部件和指令译码电路等B.与超标量技术和超流水线技术相比，超长指令字技术对优化编译器要求更高，而无其他硬件要求C.流水线按序流动时，在RAM、WAR和WAW中，只可能出现RAW相关D.超流水线技术相当于将流水线在分段，从而提高每个周期内功能部件的使用次数二、综合应用题1、某计算机的数据通路结构如图所示，写出实现ADD R1，（R2）的未操作序列（含取指令及确定后继指令的地址）。
第五章中央处理器习题参考答案1．请在括号内填入适当答案。
在CPU中：(1) 保存当前正在执行的指令的寄存器是（指令寄存器IR）；(2) 保存当前正在执行的指令地址的寄存器是(程序计数器AR)；(3) 算术逻辑运算结果通常放在（通用寄存器）和（数据缓冲寄存器DR）。
2．参见下图（课本P166图5.15）的数据通路。
画出存数指令"STA R1 ，(R2)"的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的主存单元中。
标出各微操作信号序列。
解："STA R1 ，(R2)"指令是一条存数指令，其指令周期流程图如下图所示：3．参见课本P166图5.15的数据通路，画出取数指令"LDA（R3），RO"的指令周期流程图，其含义是将(R3)为地址的主存单元的内容取至寄存器R0中，标出各微操作控制信号序列。
5．如果在一个CPU周期中要产生3个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画时序产生器逻辑图。
解：节拍脉冲T1 ，T2 ，T3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时T1 = T3 =200ns ，T2 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 。
为了消除节拍脉冲上的毛刺，环型脉冲发生器可采用移位寄存器形式。
下图画出了题目要求的逻辑电路图和时序信号关系。
根据关系，节拍脉冲T1 ，T2 ，T3 的逻辑表达式如下：T1 = C1·， T2 = ， T3 =6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
已知微指令长度为32位，请估算控制存储器容量。
解：微指令条数为：（4-1）×80+1=241条取控存容量为：241×32/8=964B7. 某ALU器件使用模式控制码M，S3，S2，S1，C来控制执行不同的算术运算和逻辑操作。
第5章中央处理器5.1 学习要求中央处理器（CPU）是整个计算机的核心，它包括运算器和控制器。
本章着重讨论CPU 的功能和组成，控制器的工作原理和实现方法，微程序控制原理，基本控制单元的设计以及先进的流水线技术和RISC技术。
CPU的功能和主要寄存器控制器的基本组成时序系统中指令周期、机器周期的概念指令执行的基本过程微程序控制的基本概念微指令编码法特点微程序控制器的组成和工作过程硬连线控制器工作原理微程序入口地址和后继微地址的形成控制单元的设计流水线技术和RISC技术5.2典型例题解析1．请在括号内填入适当答案。
在CPU中：⑴保存当前正在执行的指令的寄存器是，⑵保存当前正在执行的指令地址的寄存器是；⑶算术逻辑运算结果通常放在和。
答：⑴ IR; ⑵ AR; ⑶ AC和PSW2．假设主脉冲源频率为10MHz，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：3．如果在一个CPU周期中要产生3个节拍脉冲；Tl＝200ns，T2=400ns，T3=200ns，试画出时序产生器逻辑图。
解：1 2 3 4 5 6C4C1C2C3T1T2T34．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
已知微指令长度为32位，请估算控制存储器容量。
解：80条指令，平均每条指令由4条微指令组成，其中有一条公用微指令，所以总微指令条数为80×(4-1)+1=241条微指令，每条微指令32位，所以控存容量大约为241×32位。
5．某ALU器件是用模式控制码M S3 S2 S1 C来控制执行不同的算术运算和逻辑操作。
下表列出各条指令所要求的模式控制码，其中y为二进制变量，φ为0或l任选。
试以指令码(A，B，H，D，E，F，G)为输入变量，写出控制参数M，S3，S2，Sl，C 的逻辑表达式。
解：由表可列如下逻辑方程M=GS3=H+D+FS2=A+B+D+H+E+F+GS1=A+B+F+GC=H+D+Ey+Ey由以上逻辑方程即可画出逻辑电路图6．某机有8条微指令I1—I8，每条微指令所包含的微命令控制信号如下表所示。
a—j分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限为8位，请安排微指令的控制字段格式。
解：为了压缩控制字段的长度，必须设法把一个微指令周期中的互斥性微命令组合在一个小组中，进行分组译码。
经分析，(e,f,h)和(b,i,j)、或(d,i,j)和(e,f,h)均是不可能同时出现的互斥信号，所以可将其通过2:4译码后输出三个微命令信号(00不用)，而其余四个微命令信号用直接表示方式。
因此可用以下两种形式安排控制字段格式。
7．微地址转移逻辑表达式如下：μA8 = P1·IR6·T4μA7 = P1·IR5·T4μA6 = P2·C·T4其中μA8—μA6为微地址寄存器相应位，P1和P2为判别标志，C为进位标志，IR5和IR6为指令寄存器的相应位，T4为时钟周期信号。
说明上述逻辑表达式的含义，画出微地址转移逻辑图。
解：μA8 = P1·IR6·T4 表示微地址的第8位在P1有效时，用IR6设置μA7 = P1·IR5·T4表示微地址的第7位在P1有效时，用IR5设置μA6 = P2·C·T4表示微地址的第6位在P2有效时，用进位标志C设置地址转移逻辑图如下：8．某计算机有如下部件，ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR,通用寄存器R0一R7，暂存器C和D。
⑴请将各逻辑部件组成一个数据通路，并标明数据流动方向。
⑵画出“ADD (R1)，(R2)+”指令的指令周期流程图，指令的含义与PDP·11相同。
解：⑴将C，D两个暂存器直接接到ALU的A，B两个输入端上。
与此同时，除C，D外，其余7个寄存器都双向接到单总线上。
⑵取源操作数取目的操作数加存回修改送回继指令地址9．已知某机采用微程序控制方式，控存容量为512×8位。
微程序可在整个控存中实现转移，控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式。
请问；⑴微指令的三个字段分别应为多少位?⑵画出对应这种微指令格式的微程序控制器逻辑框图。
答：⑴假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该字段为4位。
下地址字段为9位，因为控存容量为512单元。
微命令字段则是（48-4-9）=35位。
⑵对应上述微指令格式的微程序控制器逻辑框图如图所示。
其中微地址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。
地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。
就是说，此处微指令的后继地址采用断定方式。
10．今有4级流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。
今假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。
请问；⑴流水线的操作周期应设计为多少?⑵若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行?⑶如果在硬件设计上加以改进，至少需推迟多少时间?答：⑴流水操作周期为max(100,100,80,50)=100ns⑵ 200ns⑶ 100ns11．指令流水线有取指(IF)、译码(ID)、执行(EX)、访存(MEM)、写回寄存器堆(WB)五个过程段，共有20条指令连续输入此流水线。
⑴画出流水处理的时空图，假设时钟周期为100ns。
⑵求流水线的实际吞吐率(单位时间里执行完毕的指令数)。
⑶求流水线的加速比。
解：⑴若流水操作周期为100ns,可画时空图如下⑵流水线的实际吞吐量：20条指令/2400ns=833.33万条指令/秒⑶流水线的加速比为：设流水线操作周期为τ,则n指令串行经过k个过程段的时间为n×K×τ ；而n条指令经过可并行的k段流水线时所需的时间为k+n×τ；故加速比为：lim (n×k×τ)/{[K+(n-1)]×τ}=k n→∞20条指令经过5个过程段的加速比为： 20×5×100/(5+19)×100)=4.1712．用时空图法证明流水计算机比非流水计算机具有更高的吞吐率。
解：WB EX ID IF空间S时间T 1 2 3 4 5 6 7 8I 1I 1I 1I 1I 2I 2I 2I 2非流水线时间图WBEXID IF 空间S时间T 1 2 3 4 5 6 7 8I 1I 1I 1I 1I 2I 2I 2I 2流水线时间图I 3I 3I 3I3I 4I 4I 4I 4I 5I 5I 5I 5如上两图所示，执行相同的指令，在8个单位时间内，流水计算机完成5条指令，而非流水计算机只完成2条，显然，流水计算机比非流水计算机有更高的吞吐量。
13．用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率。
解：证：设n 条指令，K 级流水，每次流水时间τ 则用流水实现 Tp = Kτ+(n -1) τTp nHp =非流水实现 Ts = KτnTsn Hs =1111)-(n K +-=-+=+===nK Kn K Kn Kn Tp Ts Ts n Tp nHs Hp τττ n->∞时，∞>-Hs Hpn=1时， 1=HsHp， 则可见n>1时Ts>Tp ，故流水线有更高吞吐量14．判断以下三组指令中各存在哪种类型的数据相关?⑴ I1 LAD R1，A ; M(A)->R1,M(A)是存储器单元I2 ADD R2，Rl ; (R2)+(R1)->R2⑵ I1 ADD R3，R4 ; (R3)+(R4)->R3I2 MUL R4，R5 ; (R4)×(R5)->R4⑶ I1 LAD R6，B ; M(B)-> R6,M(B)是存储器单元I2 MUL R6，R7 ; (R6)×(R7)->R6解：⑴写后读RAW⑵读后写W AR⑶写后写W AW15．参考图5．42所示的超标量流水线结构模型，现有如下6条指令序列：11 LAD R1，B ; M(B)一R1，M(B)是存储器单元12 SUB R2，Rl ; (R2)-(R1)->R2I3 MUL R3，R4 ; (R3)×(R4)->R3I4 ADD R4，R5 ; (R4)+(R5)->R4I5 1AD R6，A ; M(A)->R6，M(A)是存储器单元I6 ADD R6，R7 ; (R6)+(R7)->R6请画出：⑴按序发射按序完成各段推进情况图。
⑵按序发射按序完成的流水线时空图。
解：⑴取/存 加法器 乘法器⑵5.3同步测试习题5.3.1判断题1．一个指令周期由若干个机器周期组成。
2．非访内指令不需从内存中取操作数，也不需将目的操作数存放到内存，因此这类指令的执行不需地址寄存器参与。
3．组合逻辑控制器比微程序控制器的速度快。
4．流水线中的相关问题是指在一段程序的相邻指令之间存在某种信赖关系，这种关系影响指令的执行。
5．微程序控制控制方式与硬布线控制方式相比，最大的优点是提高了指令的执行速度。
6．微程序控制器中的控制存储器可用PROM、EPROM实现。
7．指令周期是指CPU从主存取出一条指令开始到执行这条指令完成所需的时间。
8．控制存储器是用来存放微程序的存储器，它比主存储器速度快。
9．机器的主频最快，机器的速度就最快。
5.3.2选择题1．与微指令的执行周期对应的是。
A．指令周期B．机器周期C．节拍周期 D．时钟周期2．CPU组成中不包括。
A．指令寄存器B．地址寄存器C．指令译码器D．地址译码器3．程序计数器PC在中。
A．运算器B．控制器C．存储器D．I/O接口4．计算机主频的周期是指。
A．指令周期B．时钟周期C．CPU周期D．存取周期5．CPU内通用寄存器的位数取决于。
A．存储器容量B．机器字长C．指令的长度D．CPU的管脚数6．以硬布线方式构成的控制器也叫。
A．组合逻辑型控制器B．微程序控制器C．存储逻辑型控制器D．运算器7．一个节拍脉冲持续的时间长短是。
A．指令周期B．机器周期C．时钟周期D．以上都不是8．直接转移指令的功能是将指令中的地址代码送入。
A．累加器B．地址寄存器C．PC D．存储器9．状态寄存器用来存放。
A．算术运算结果B．逻辑运算结果C．运算类型D．算术、逻辑运算及测试指令的结果状态10．微程序放在中。
