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第五章中央处理器2-2

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第五章 中央处理器 黑

第五章 中央处理器 黑

1、A.C. 23、采用4、CPU 5A.B.C.D. 6A.B.C.D. 78A.B.C.D. 9A. 10A.B.C.D. 11A.B.C.D.12、下列关于动态流水线正确的是（）A.动态流水线是在同一时间内，当某些段正在实现某种运算时，另一些段却在进行另一种运算，这样对提高流水线的效率很有好处，但会使流水线控制变得很复杂B. 动态流水线是指运算操作并行C. 动态流水线是指指令步骤并行D. 动态流水线是指程序步骤并行13、流水CPU是由一系列叫做“段”的处理线路组成的。

一个m段流水线稳定时的CPU的吞吐能力，与m个并行部件的CPU 的吞吐能力相比（）A.具有同等水平的吞吐能力B.不具备同等水平的吞吐能力C. 吞吐能力大于前者的吞吐能力D. 吞吐能力小于前者的吞吐能力14、设指令由取指、分析、执行3个子部件完成，并且每个子部件的时间均为△t，若采用常规标量流水线处理机（即处理机的度为1 ）连续执行12条指令，共需15、若采用度为4的超标量流水线处理机，连续执行上述20条指令，只需16、设指令流水线把一条指令分为取指、分析、执行3个部分，且3部分的时间分别是t取指=2ns，t分析=2ns，t执行=1ns，则100条指令全部执行完毕需17、设指令由取指、分析、执行3个子部件完成，并且每个子部件的时间均为t，若采用常规标量流水线处理机，连续执行8条指令，则流水线的加速比为18、指令流水线中出现数据相关是流水线将受阻，（）可解决数据相关问题。

A.增加硬件资源B.采用旁路技术C.采用分支预测技术D.以上都可以19、关于流水线技术的说法，错误的是（）A.超标量技术需要配置多个功能部件和指令译码电路等B.与超标量技术和超流水线技术相比，超长指令字技术对优化编译器要求更高，而无其他硬件要求C.流水线按序流动时，在RAM、WAR和WAW中，只可能出现RAW相关D.超流水线技术相当于将流水线在分段，从而提高每个周期内功能部件的使用次数二、综合应用题1、某计算机的数据通路结构如图所示，写出实现ADD R1，（R2）的未操作序列（含取指令及确定后继指令的地址）。

陕西师范大学_计算机组成原理_课件ppt_白中英第5版_chp5

陕西师范大学_计算机组成原理_课件ppt_白中英第5版_chp5
∙42/210∙ 陕西师范大学 计算机科学学院
指令存储器
数据存储器
5.2.3 LAD指令执行过程详解
◊ 取指令过程与MOV指令相同 ◊ 下面讲解执行指令过程
∙43/210∙ 陕西师范大学 计算机科学学院
∙44/210 ∙ , 陕西师范大学 计算机科学学院 ③ ④ ⑤ ⑥ ① 从 指令寄存器中的操作码（ CPU 程序计数器 程序计数器内容加 102 识别出是 号地址读出的 PC LAD 中的值为 指令，至此，取指周期即告结束。 1LAD ，变成 102 指令通过指令总线 OP 103 （八进制）； ）被译码； ，为取下一条指令做好准备； IBUS 装入指令寄存器 IR； ② PC 的内容被放到指令地址总线 ABUS(I) 上,对指存进行译码 并启动读命令；
5.2.2 MOV指令执行过程详解-执行指令 ◊ 执行指令过程详解
∙40/210∙ 陕西师范大学 计算机科学学院
5.6 MOV指令执行过程详解-取指令
10
目标 源
① ③ ⑤ OC 送出控制信号，打开 OC）送出控制信号到通用寄存器，选择 DR ALU 中的数据 输出三态门，将 10 打入到目标寄存器 ALU输出送到数据总线 R1 R0 （ ， 10 R0 ）作源寄存器，选择 的内容由 DBUS 00 上。注意， 变为10。 R0 ② 操作控制器（ ④ OC送出控制信号，将 送出控制信号到 送出控制信号，将 ALU DBUS ，指定 上的数据打入到数据缓冲寄存器 ALU 做传送操作； DR （10 ）； ∙41/210∙ 陕西师范大学 计算机科学学院 任何时候 至此， 作目标寄存器； MOV DBUS 指令执行结束。 上只能有一个数据。
∙32/210∙ 陕西师范大学 计算机科学学院
Eg.

计算机组成原理教案(第五章)

计算机组成原理教案(第五章)

(1) I1: ADD R1，R2，R3 ； I2: SUB R4，R1，R5 ；
3.联合控制方式
此为同步控制和异步控制相结合的方式。 情况（1） 大部分操作序列安排在固定的机器周 期中，对某些 时间难以确定的操作则以执行部件的“回答”信号作为本次操 作的结束； 情况（2） 机器周期的节拍脉冲数固定，但是各条指令周期的 机器周期数不固定。
5.4 微程序控制器
5.4.1 微命令和微操作
控 制 字 段 判别测试字段
下地址字段
按照控制字段的编码方法不同，水平型微指令又分为三种：
I. 全水平型(不译法)微指令 II. 字段译码法水平型微指令 III. 直接和译码相混合的水平型微指令。
2.垂直型微指令
微指令中设置微操作码字段，采用微操作码编译法，由 微操作码规定微指令的功能 ，称为垂直型微指令。
下面举4条垂直型微指令的微指令格式加以说明。设微指 令字长为16位，微操作码3位。
(1)寄存器-寄存器传送型微指令 (2)运算控制型微指令
(3)访问主存微指令 (4)
3.水平型微指令与垂直型微指令的比较
(1)水平型微指令并行操作能力强，效率高，灵活性强，垂直型微 指令则较差。
(2)水平型微指令执行一条指令的时间短，垂直型微指令执行时间 长。
5.8.3 流水线中的主要问题
流水过程中通常会出现以下三种相关冲突，使流水线断流。
1. 资源相关
资源相关是指多条指令进入流水线后在同一机器时钟周 期内争用同一个功能部件所发生的冲突。
2. 数据相关
在一个程序中，如果必须等前一条指令执行完毕后，才能 执行后一条指令，那么这两条指令就是数据相关的。
5.8 流水CPU
5.8.1 并行处理技术

微程序控制器(ppt16).pptx

微程序控制器(ppt16).pptx

。2020年9月6日星期日上午9时58分34秒09:58:3420.9.6
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T H E E N D 15、会当凌绝顶，一览众山小。2020年9月上午9时58分20.9.609:58September 6, 2020
16、如果一个人不知道他要驶向哪头，那么任何风都不是顺风。2020年9月6日星期日9时58分34秒09:58:346 September 2020
➢ 将一条指令分成若干条微指令，按次序执行 这些微指令，就可以实现指令的功能。
➢ 组成微指令的微操作命令就是微命令。 ➢ 微命令执行的结果就是完成微操作。
计算机组成原理 第五章 中央处理器 微程序控制器
➢微程序控制器的工作原理 ➢微指令：同时发出的控制信号所执行的
一组微操作。
计算机组成原理 第五章 中央处理器 微程序控制器
➢微命令：控制器发出的指挥机器执行微 操作的命令。
➢微指令：在一个CPU周期中，一组实现 操作功能的的微命令的组合。
• 例如：加法指令的执行可分为：取指、计算 地址、取操作数和加法运算四步，每一步都 由一组微操作实现。这一组能同时执行的微 操作就构成一条微指令。
计算机组成原理 第五章 中央处理器 微程序控制器
➢相容性微命令： 在同一个CPU 周期中，可以 同时执行的微 操作命令。
➢相斥性微命令：
在同一个CPU
相 斥
周期中，不能
同时执行的微
操作操作。
相 斥
相 斥
计算机组成原理 第五章 中央处理器 微程序控制器
➢不能在一条微指令中将微命令全部发完。
➢微程序：计算机每条指令的功能均由微指 令序列解释完成，这些微指令序列的集合 就叫做微程序。
R1
1

王道计组第五章中央处理器思维导图脑图

王道计组第五章中央处理器思维导图脑图
CU发出一个微命令，可完成对应微操作 一个节拍内可以并行完成多个“相容的”微操作 同一个微操作可能在不同指令的不同阶段被使用 不同指令的执行周期所需节拍数各不相同。为了简化设计，选择定长的机器周 期，以可能出现的最大节拍数为准（通常以访存所需节拍数作为参考） 若实际所需节拍数较少，可将微操作安排在机器周期末尾几个节拍上进行
处理取指周期、间址周期、中断周期的微指令序列通常是公用的。执行周期的微 指令序列各不相同
工作原理
取指周期的微指令序列固定从#0 开始存放。执行周期的微指令序列的存放根据指 令操作码确定
程序vs微程序﹔指令vs微指令;主存储器vs控制器存储器(CM);MAR vs CMAR;MDR vsCMDR;PCvs uPC;lR vs ulR
1.后一相关指令暂停一周期 2.资源重复配置：数据存储器+指令存储器
解决办法
1.结构因素（资源冲突）
数据相关指在一个程序中，存在必须等前一条指令执行完才能执行后一条指令的 情况，则这两条指令即为数据相关
1.把遇到数据相关的指令及其后续指令都暂停一至几个时钟周期，直到数据相关 问题消失后再继续执行。可分为硬件阻塞(stall)和软件插入“NOP”两种方法。
取指周期
将MAR所指主存中的内容经数据总线送入MDR，记做M(MAR)→MDR
将MDR中的内容（此时是指令）送入IR，记做：(MDR)→IR
CU发出控制信号，形成下一条指令地址，记做(PC)+1→PC
垂直型微指令
微指令的格式
优点：微指令短，简单，规整，便于编写微程序
缺点：微程序长，执行速度慢，工作效率低
在垂直型基础上增加一些不太复杂的并行操作 微指令较短，仍便于编写；微程序也不长，执行速度加快

第五章中央处理器习题参考答案1.请在括号内填入适当答案。在CPU中

第五章中央处理器习题参考答案1.请在括号内填入适当答案。在CPU中

第五章中央处理器习题参考答案1．请在括号内填入适当答案。

在CPU中：(1) 保存当前正在执行的指令的寄存器是（指令寄存器IR）；(2) 保存当前正在执行的指令地址的寄存器是(程序计数器AR)；(3) 算术逻辑运算结果通常放在（通用寄存器）和（数据缓冲寄存器DR）。

2．参见下图（课本P166图5.15）的数据通路。

画出存数指令"STA R1 ，(R2)"的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的主存单元中。

标出各微操作信号序列。

解："STA R1 ，(R2)"指令是一条存数指令，其指令周期流程图如下图所示：3．参见课本P166图5.15的数据通路，画出取数指令"LDA（R3），RO"的指令周期流程图，其含义是将(R3)为地址的主存单元的内容取至寄存器R0中，标出各微操作控制信号序列。

5．如果在一个CPU周期中要产生3个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画时序产生器逻辑图。

解：节拍脉冲T1 ，T2 ，T3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时T1 = T3 =200ns ，T2 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 。

为了消除节拍脉冲上的毛刺，环型脉冲发生器可采用移位寄存器形式。

下图画出了题目要求的逻辑电路图和时序信号关系。

根据关系，节拍脉冲T1 ，T2 ，T3 的逻辑表达式如下：T1 = C1·， T2 = ， T3 =6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。

已知微指令长度为32位，请估算控制存储器容量。

解：微指令条数为：（4-1）×80+1=241条取控存容量为：241×32/8=964B7. 某ALU器件使用模式控制码M，S3，S2，S1，C来控制执行不同的算术运算和逻辑操作。

第五章 中央处理器

第五章 中央处理器

单选题1、一般机器周期的时间是根据（）来规定的。

∙主存中读取一个指令字的时间∙主存中读取一个数据字的时间∙主存中写入一个数据字的时间∙主存中读取一个数据字的时间正确答案：A2、存放微程序的控制存储器称为：∙高速缓冲存储器∙控制存储器∙虚拟存储器∙主存储器正确答案：B3、计算机操作的最小时间单位是：∙时钟周期∙指令周期∙CPU周期∙微指令周期正确答案：A4、以下叙述中正确描述的句子是：∙同一个CPU周期中，可以并行执行的微操作叫相容性微操作∙同一个CPU周期中，可以并行执行的微操作叫相交性微操作∙同一个CPU周期中，可以并行执行的微操作叫相斥性微操作∙同一个CPU周期中，可以并行执行的微操作叫排他性微操作正确答案：A5、在CPU中跟踪指令后继地址的寄存器是：∙MAR∙PC∙IR∙PSW正确答案：B6、同步控制是:∙只适用于CPU控制的方式∙只适用于外围设备控制的方式∙由统一时序信号控制的方式∙所有指令执行时间都相同的方式正确答案：C7、下列部件中不属于控制器的是：∙IR∙操作控制器∙PC∙PSW正确答案：D判断题8、指令流水线中主要存在三种相关冲突：资源相关、数据相关及控制相关。

∙对∙错正确答案：对9、微程序控制器属于存储逻辑型，以微程序解释执行机器指令，采用存储逻辑技术实现。

∙对∙错正确答案：对10、指令寄存器用于保存当前CPU所要访问的内存单元的地址。

∙对∙错√恭喜！答对啦11、程序计数器用于存放CPU正在执行的指令的地址。

∙对∙错正确答案：错12、地址寄存器用于存放当前执行的指令码，供进行指令译码。

∙对正确答案：错13、时钟周期是CPU处理操作的最大时间单位。

∙对∙错正确答案：错14、并发性指两个或两个以上事件在同一时间间隔内发生。

∙对∙错正确答案：对15、微程序控制器的优点：规整性、灵活性、可维护性强。

∙对∙错正确答案：对16、微操作是执行部件接受微命令后所进行的操作，是计算机硬件结构中最基本的操作。

2-2CPU的组成结构与工作原理

2-2CPU的组成结构与工作原理

成功超频需要的条件
• • • • •
CPU体质 低倍频 制作工艺 温度 好的主板
AMDCPU开核
• 开核就是AMD公司在生产四核的工程中， 生产出来的核心不是每个都达到技术要求， 为了降低成本和CPU的功耗，于是厂家将 没有达到要求的核心屏蔽掉，就有了原生 四核架构的双核和三核CPU。开核的意思 就是把被屏蔽掉的核心打开 • 开核需要主板支持，（必须采用南桥是 SB710或SB750的AMD 7和8系列的主板。 并且主板的BIOS中要有ACC选项。 • 与超频不同，开核失败并不会损坏CPU。
CPU的选购与测试
集显用AMD的 CPU 独显用INTEL
CPU超频
• 电脑的超频就是通过人为的方式将CPU、显卡等 硬件的工作频率提高，让它们在高于其额定的频 率状态下稳定工作。 • 超频方法：软超和硬超 • 超频的利弊 • 成功超频需要的条件：CPU体质，低倍频，制作 工艺，温度，好的主板。
CPU指令集
• 所谓指令集，就是CPU中用来计算和控制计 算机系统的一套指令的集合，而每一种新 型的CPU在设计时就规定了一系列与其他硬 件电路相配合的指令系统。而指令集的先 进与否，也关系到CPU的性能发挥，它也是 CPU性能体现的一个重要标志。
AMD -CPU 与 英特尔CPU
• AMD的CPU性价比 比INTEL的要好 • FSB和HT • AMD 功耗要比 INTEL的略高
CPU的缓存
• CPU缓存（Cache Memory）是位于CPU与 内存之间的临时存储器，它的容量比内存 小的多但是交换速度却比内存要快得多。 缓存的出现主要是为了解决CPU运算速度 与内存读写速度不匹配的矛盾，因为CPU 运算速度要比内存读写速度快很多，这样 会使CPU花费很长时间等待数据到来或把 数据写入内存。在缓存中的数据是内存中 的一小部分，但这一小部分是短时间内 CPU即将访问的，当CPU调用大量数据时，

6第六讲_中央处理器(1-4)_指令周期

6第六讲_中央处理器(1-4)_指令周期

指令周期
用方框图语言表示指令周期 在进行计算机设计时，可以采用方框图语言来表示一条指令的指令周 期。 一个方框代表一个CPU周期，方框中的内容表示数据通路的操作或某种 控制。 一个菱形符号代表某种判别或测试，不过时间上它依附于它前面一个 方框的CPU周期，而不单独占用一个CPU周期。 符号“~”代表一个公操作。
21
c
指令寄存器 IR
000 000024 021 地址寄存器AR
JMP 21
c
缓冲寄存器DR 数据总线DBUS
地址总线ABUS
注意 执行“JMP 21”指令时，我们此处所给的四条指 令组成的程序进入了死循环，除非人为停机，否则这 个程序将无休止地运行下去，因而内存单元40中的和 数将一直不断地发生变化。 当然，我们此处所举的转移地址21是随意的，仅仅用来 说明转移指令能够改变程序的执行顺序而已。
—分析指令
—按指令规定内容执行指令
不同指令的操作步骤数 和具体操作内容差异很大
—检查有无中断请求
若无，则转入下一条指令的执行过程
形 成 下 一 条 指 令 地 址
指令周期的基本概念
1. 指令周期：CPU每取出并执行一条指令，都要完成一系列 的操作，这一系列操作所需用的时间通常叫做一个指令 周期。 2. 机器周期：机器周期也称为CPU周期。通常用内存中读取 一个指令字的最短时间来规定CPU周期。指令周期常常用 若干个CPU周期数来表示，
第五章 中央处理器

CPU的功能和组成 指令周期
CPU的功能和组成
什么是CPU？
所谓中央处理器是控制计算机来自动完成取出指令 和执行指令任务的部件。它是计算机的核心部件，通常简 称为CPU。
CPU的基本组成

计算机组成原理第五章(白中英版)PPT课件

计算机组成原理第五章(白中英版)PPT课件

取出CLA指令
算术逻辑单元
ALU
累加器AC
取指 控制
操作控制器
时序产生器
执行 控制
时钟
状态 反馈
c
+ 1
c
20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21
30 000 006 31 40
指令译码器
CLA
c
CLA
c 指令寄存器IR
缓冲寄存器DR
数据总线DBUS
15
2
第5章 中央处理器 计算机组成原理
5.1 CPU的组成和功能 5.2 指令周期 5.3 时序产生器和控制方式 5.4 微程序控制器 5.5 微程序设计技术 5.6 硬布线控制器 5.7 传统CPU
5.8 流水CPU 5.9 RISC CPU 5.10 多媒体CPU 5.11 CPU性能评价
3
5.1 CPU的功能和组成
30 000 006 31 40
CLA
c
CLA
c 指令寄存器IR
缓冲寄存器DR
数据总线DBUS
16
5.2.3 ADD指令的指令周期
一个CPU周期 一个CPU周期 一个CPU周期
取指令 开始 PC+1
执行加 操作
取下条指 令PC+1
对指令 译码
送操作 数地址
取出操 作数
取指令阶段
执行指令阶段
17
取出并执行ADD指令
☼ 第一章 计算机系统概论 ☼ 第二章 运算方法和运算器 ☼ 第三章 存储系统 ☼ 第四章 指令系统 ☼ 第五章 中央处理器 ☼ 第六章 总线系统 ☼ 第七章 外围设备 ☼ 第八章 输入输出系统 ☼ 第九章 并行组织

N10-流水-RISC-多媒体CPU

N10-流水-RISC-多媒体CPU

【例5】（P.201）


【例5】超标度为2的超标量流水线结构模型如图5.42(a)所示。它分 为4个段，即取指(F)段、 译码(D)段、执行(E)段和写回(W)段。F，D， W 段只需1个时钟周期完成。E段有多个功能部件，其中LOAD/STORE部 件完成数据cache访问，只需一个时钟周期；加法器完成需2个时钟周 期，乘法器需3个时钟周期，它们都已流水化。F段和D段要求成对输 入。E段有内部数据定向传送，结果生成即可使用。 现有如下6条指令序列，其中I1，I2有RAW相关，I3，I4有WAR相关， I5，I6有WAW相关和RAW相关。
水CPU，但奔腾机是CISC机器。
MC 88110 CPU结构框图
MC 88110的指令流水线
由于MC 88110是超标量流水CPU，所以指令流水线在每个机器时 钟周期完成两条指令。流水线共分为三段：取指和译码(F＆D)段、执 行(EX)段、写回(WB)段。
指令动态调度策略
88110采用按序发射、按序完成的指令动态调度策略。 为了判定能否发射指令，88110使用了计分牌方法。 指令发射和定向传送是同时进行的。 88110通过历史缓冲器实现FIFO指令按序完成。 对于转移处理，88110使用了延迟转移法和目标指令 cache(TIC)法。延迟转移通过编译程序来调度。 TIC是一个32项的全相联cache，每项能保存转移目 标路径的前两条指令。
5.8.2 流水CPU的结构
CPU按流水线方式组 织，通常由指令部件、 指令队列、执行部件组 成了一个3级流水线。

① ② ③
执行段速度匹配问题的解决方法：
定点执行部件，浮点执行部件 浮点加法部件，浮点乘／除部件 浮点运算部件都以流水线方式工 作
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特点
①能以较短的顺序控制字段配合， 实现多路并行转移； ②灵活性好，速度较快； ③转移地址逻辑需要用组合逻辑方法设计。
14
【例3】微地址寄存器有6位（μA5－μA0），当需 要修改其内容时，可通过某一位触发器的强置端S 将其置“ 1 ”。现有三种情况：（ 1 ）执行“取指” 微指令后，微程序按IR的OP字段（IR3－IR0）进行 16路分支；（2）执行条件转移指令微程序时，按 标志 C 的状态进行路分支；（ 3 ）执行控制台指令 微程序时，按 IR4，IR5 的状态进行 4 路分支。请按 多路转移方法设计微地址转移逻辑。
空间S
WB EX ID I1 I1 I2 I1 I2 I1 I2 I3 I3 I4 I5 I4 I5 I5 I2
I3
I4
IF
I1 图5.38 I2 流水计算机的时空图 I4 I5 (c)标量流水线时空图 I3 1 2 3 4 5 6 7 8 时间T
45
比较：
流水计算机在8个单位时间中执行了5条指令，
25
5.5.4 动态微程序设计
微程序设计技术
静态微程序设计 动态微程序设计
静态微程序设计
对应于一台计算机的机器指令只有一组微 程序，微程序设计好之后，不好改变，这 种微程序设计技术称为静态微程序设计。
26
动态微程序设计
当采用 EPROM 作为控制存储器时，可以通过 改变微指令和微程序来改变机器的指令系统， 这种微程序设计技术称为动态微程序设计。
译码
字段1
字段2 顺序控制
……
P字段
下一个微地址 顺序控制
图5.30
段直接译码法
10
（3）混合表示法
混合表示法：
把直接表示法与字段编码法混合使用 ，综合 考虑微指令字长、灵活性、执行微程序速度等 方面的要求。 在微指令中可附设一个常数字段。 该常数可 作为操作数送入 ALU 运算，也可作为计数器初 值用来控制微程序循环次数。
非流水计算机在8个单位时钟仅执行了2条指令。
结论
流水技术的应用，使计算机的速度大大提高了。
46
标量流水计算机
计算机只有一条指令流水线
超标量流水计算机
指计算机具有两条以上的指令流水线
例：Pentium微型机为超标量流水计算机
47
I1 I2 空间S I1 WB I1 I2 I1 I2 I1 I2 I3 I4 I3 I4 I5 I2 I3 I4 I5 I6 I7 I8
30
5.7 典型的CPU
1982年1月Intel公司推出80286。
它采用6引线的四列直插式封装。 它具有独立的16条数据线和24条地址
线。芯片上集成13.5万个晶体管。
31
32
Intel80386可以处理32位字长的数据 它采用CISC结构。 最高工作频率为40Mhz 它有32位寄存器和电源管理器 可以接80387协处理器 有3v版本 6个16位段缓冲器 132I/O引脚 32位地址线，24位地址线
空间S WB I1 I1 I2 I2 I2 1 2 3 4 5 6 7 8 时间T
44
I1 I2
I2
EX
ID IF I1
I1
图5.38 流水计算机的时空图 (b)非流水线时空图
图 5.38(c)表示流水计算机的时空图。对流水计算机 来说，上一条指令与下一条指令的四个子过程在时间 上可以重叠执行。因此，当流水线满载时，每一个时 钟周期就可以输出一个结果。
垂直型微指令
微指令中设置微操作码字段，采用 微操作码 编译法，由微操作码规定微指令的功能。
特点
结构类似于机器指令的结构
每条微指令功能简单
20
(1)寄存器－寄存器传送型微指令
15 000 13 12 源寄存器编址 8 7 3 2 其他 0 目标寄存器编址
功能
把源寄存器数据送目标寄存器。
21
(2)运算控制型微指令
时间并行＋空间并行
既采用时间并行性又采用空间并行性。
40
5.8.2
存 储 器 体 系
流水CPU的结构
多体交叉存储器 cache 指令部件 （指令I+k+1） 取指令、指令译码 计算机操作数地址 取操作数 （指令I+k） （指令I+2） FIOF 指令队列
1．流水计算机的系统组成
流 水 方 式 的
37
38
5.8 流水CPU
5.8.1 并行处理技术 并行性：
同时性 并发性
计算机的的并行的三种形式：
时间并行 空间并行 时间并行＋空间并行
39
时间并行
多个处理过程在时间上相互错开，轮流重叠地 使用同一套硬件设备的各个部分，以加快硬件 周转而赢得速度。
空间并行
指资源重复，以“数量取胜”为原则来大幅度提 高计算机的处理速度。
解 ： 按所给设计条件，微程序有三种判别测试， 分别为 P1，P2，P3。由于修改μA5－μA0 的内容具 有很大灵活性，现分配如下：
15
（1）用P1和IR3－IR0修改μA3－μA0；（2）用 P2和C修改μA0；（3）用P3和IR5，IR4修改 μA5,μA4。另外，还要考虑到时间因素T4（假设 CPU周期最后一个节拍脉冲），故转移逻辑表达式 如下：
5.4.3 微程序控制器原理框图
（1）控制存储器(只读存储器 CM)
用来存放全部指令系统的微程序。
（2）微指令寄存器
用来存放控制存储器CM读出的一条微指 令信息
（3）地址转移逻辑
完成自动完成修改微程序的任务
1
图5.24
微程序控制器组成原理图
2
5.4.5
微程序举例
十进制加法调整指令的实现
3
5.4.5 CPU周期和微指令周期的关系
总线接口单元 BIU
A-BUS
AH BH CH DH AL BL CL DL
ALU
状态标志
SP BP SI DI
PSW
执行单元EU
29
IBM 370
16个32位 通用寄存器 4个64位 浮点寄存器
定点算术部件
十进算术部件
浮点算术部件
内
部
总
线
AR
IR
IR
DR
程序状态字
操作 控制器
…
存储控制部件
到主存储器
I3 I4
I5 I6
I7 I8
I9 I10
I3 I4 I5 I6 I7 I8 I9 I10
I5 I6 I7 I8 I9 I10
I7 I8 I9 I10
I9 I10
EX
ID
IF
I6 2 3
1
4
5
6
7
8
时间T
图5.38 流水计算机的时空图 (d)超标量流水线时空图
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3．流水线分类
指令流水线
指令步骤的并行
15 13 12 8 7 3 2 0
001
左输入源编址
右输入源编址
ALU
功能
选择ALU的左、右两输入源信息，按ALU字段所指定的运算功
能（8种操作）进行处理，并将结果送入暂存器中。左、右 输入源编址可指定31种信息源之一。
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(3)访问主存微指令
15 010 13 12 寄存器编址 8 7 存储器编址 3 2 读写 1 0 其他
8
（2）编码表示法
编码表示法
把一组相斥性的微命令信号组成一个小组 （即一个字段）， 然后通过小组（字段）译码器对每一个微命 令信号进行译码 译码输出作为操作控制信号。
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优点
字段译码控制法可使微指令字大大缩短。
缺点
由于增加译码电路，使微程序的执行速度稍 稍减慢。
微命令 …. 译码 P1 P2 …. 译码 …. Pn ….
算术流水线
指运算操作步骤的并行 STAR-100为 4级流水运算器。
TI-ASC为8级流水运算器
CRAY-1为14级流水运算器。
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处理机流水线（宏流水线）
是指程序步骤的并行，由一串级联的处理机 构成流水线的各个过程段， 每台处理机负责某一特定的任务。 数据流从第一台处理机输入，经处理后被送
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5.5.1 微命令编码 微命令编码：
对微指令中的操作控制字段采用的表示方法。
微指令编码的三种方法：
（1）直接表示法
（2）编码表示法
（3）混合表示法
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（1）直接表示法
特点
操作控制字段中的每一位代表一个微命令。
优点：
简单直观，其输出直接用于控制。
缺点
微指令字较长，因而使控制存储器容量 较大。
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2．流水CPU的时空图
假设指令周期包含四个子过程：
取指令(IF) 指令译码(ID) 运算(EX) 结果写回(WB)
每个子过程称为过程段(Si)
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S1
S2
S3
S4
入
IF
ID
EX
WB
出
图5.38 流水计算机的时空图 (a)一个指令流水线过程段
图 5.38(b)表示非流水计算机的时空图。对非流水计算 机来说，上一条指令的四个子过程全部执行完毕后才能 开始下一条指令。因此，每隔 4 个机器时钟周期才有一 个输出结果。
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传统CPU
1、M6800 CPU
A15----A8
地址缓冲寄存器（高） 程序计数器（高位）
A7----A0
地址缓冲寄存器（低） 程序计数器（低位）
堆栈指示器（高位）
变址寄存器（高位）
允许使用数据总线 状态控制 复位 非屏蔽中断 停机 中断请求 时钟φ 1 时钟φ 2 总线有效 读/写 有效存储地址
μA5＝P3· IR5· T4