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2021年桂林理工大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、采用八体并行低位交叉存储器，设每个体的存储容量为32K×16位，存储周期为400ns，下述说法中正确的是（）。
A.在400ns内，存储器可向CPU提供2位二进制信息B.在l00ns内，每个体可向CPU提供27位二进制信息C.在400ns内，存储器可向CPU提供2位二进制信息D.在100ns内，每个体可向CPU提供2位二进制信息2、某机器的主存储器共32KB，由16片16K×l位（内部采用128×128存储阵列）的DRAM芯片字和位同时扩展构成。
若采用集中式刷新方式，且刷新周期为2ms，那么所有存储单元刷新一遍需要（）个存储周期。
A.128B.256C.1024D.163843、假设寄存器的内容为00000000，若它等于-128，则该机器采用了（）。
A.原码B.补码C.反码D.移码4、下列关于定点数原码一位乘算法的描述正确的是（）。
I.符号位不参加运算，根据数值位的乘法运算结果确定结果的符号位II.在原码一位乘算法过程中，所有移位均是算术移位操作Ⅲ.假设两个n位数进行原码一位乘，部分积至少需要使用n位奇存器A.II，III C.只有IIIB.只有Ⅲ D.全错5、信息序列16位，若想构成能纠正一位错、发现两位错的海明码，至少需要加（）位校验位。
A.4B.5C.6D.76、关于同步控制说法正确的是（）。
A.采用握手信号B.由统一时序电路控制的方式C.允许速度差别较大的设备一起接入工作D.B和C7、总线按连接部件不同可分为（）。
A.片内总线、系统总线、通信总线B.数据总线、地址总线、控制总线C.主存总线I/O总线、DMA总线D.ISA总线、VESA总线、PCI总线8、只有当程序要执行时，它才会去将源程序翻译成机器语言，而且一次只能读取、翻译并执行源程序中的一行语句，此程序称为（）。
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：相联存储器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (2)1.1设计原理 (2)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1总体方案的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1 输入寄存器的设计与实现 (7)2.2.2 存储体的设计与实现 (8)2.2.3检索寄存器的设计与实现 (9)2.3仿真调试 (11)2.3.1建立仿真波形文件及仿真信号选择 (12)2.3.2功能仿真结果与分析 (12)第3章编程下载与硬件测试 (13)3.1编程下载 (13)3.2硬件测试及结果分析 (13)参考文献 (16)附录 (17)第1章总体设计方案1.1 设计原理相联存储器(C ontent Addressed Memory)即可按地址寻址，又可按内容（通常是某些字段）寻址，为与传统存储器区别，又称为按内容寻址的的存储器。
相联存储器的每个字由若干字段组成，每个字段描述了一个对象的属性，也称为一个内容。
相联存储器的结构框图如图1.1所示。
它主要实现将输入寄存器的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”，并输出结果。
图1.1 相联存储器原理框图1.2 设计思路根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，检索寄存器。
输入寄存器：用来存放检索字，其位数与相联存储器的字长相等。
译码选择电路：用3－8译码器进行译码电路选择，如当置输入端A2A1A0为“000”，译码器，可以向存储体第一个单元地址输入八位二进制的字信息；同时其他的存储单元的信息被屏蔽掉。
2022年吉林工程技术师范学院计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中xaddr是x 对应的存储单元地址。
若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（Write Trough）方式，则完成该指令功能需要访问主存的次数至少是（）。
A.0B.1C.2D.342、对36位虚拟地址的页式虚拟存储系统，每页8KB，每个页表项为32位，页表的总容量为（）。
A.1MBB.4MBC.8MBD.32MB3、加法器采用先行进位的根本目的是（）。
A.优化加法器的结构B.快速传递进位信号C.增强加法器的功能D.以上都不是4、某数采用IEEE754标准中的单精度浮点数格式表示为C6400000H，则该数的值是（）。
A.-1.5×213B.-1.5×212C.-0.5×213D.-0.5×2125、组成一个运算器需要多个部件，但下面所列（）不是组成运算器的部件。
A.通用寄存器组B.数据总线C.ALUD.地址寄存器6、总线的半同步通信方式是（）。
A.既不采用时钟信号，也不采用握手信号B.只采用时钟信号，不采用握手信号C.不采用时钟信号，只采用握手信号D.既采用时钟信号，又采用握手信号7、按数据传送格式，总线常被划分为（）。
A.并行总线与串行总线B.同步总线与异步总线C.系统总线与外总线D.存储总线与I /O总线8、某计算机主频为1.2GHz，其指令分为4类，它们在基准程序中所占比例及CPI如下表所示。
该机的MIPS数是（）。
A.100B.200C.400D.6009、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPl增加到原来的1.2倍，则P在M上的执行时间是（）。
A.8.4sB.11.7sC.14sD.16.8s10、下列选项中，能引起外部中断的事件是（）。
一、单选题（共 20 道试题，共 40 分。
）V1. 总线中地址线的作用是___C___。
A. 只用于选择存储器单元；B. 由设备向主机提供地址；C. 用于选择指定存储器单元和I/O设备接口电路的地址；D. 即传送地址又传送数据。
满分：2 分2. 某机字长32位，其中1位符号位，31位表示尾数。
若用定点小数表示，则最大正小数为___B___。
A. +（1 – 2-32）B. +（1 – 2-31）C. 2-32D. 2-31满分：2 分3. 设X= —0.1011，则[X]补为___C___。
A. 1.1011B. 1.0100C. 1.0101D. 1.1001满分：2 分4. 所谓三总线结构的计算机是指____B__。
A. 地址线、数据线和控制线三组传输线。
B. I/O总线、主存总统和DMA总线三组传输线；C. I/O总线、主存总线和系统总线三组传输线；D. 以上都不对。
满分：2 分5. 总线的异步通信方式____A__。
A. 不采用时钟信号，只采用握手信号；B. 既采用时钟信号，又采用握手信号；C. 既不采用时钟信号，又不采用握手信号；D. 既采用时钟信号，又采用握手信号。
满分：2 分6. 计算机的外围设备是指____D__。
A. 输入/输出设备B. 外存储器C. 远程通信设备D. 除了CPU 和内存以外的其它设备满分：2 分7. 当采用_____A_______对设备进行编址情况下，不需要专门的I/O指令组。
A. 统一编址法B. 单独编址法C. 两者都是D. 两者都不是满分：2 分8. 设X=－0.1011，则〔Ｘ〕补为_C_____。
A. 1.1011B. 1.0100C. 1.0101D. 1.1001满分：2 分9. CPU响应中断的时间是___C___。
A. 中断源提出请求；B. 取指周期结束；C. 执行周期结束；D. 间址周期结束。
满分：2 分10. 带有处理器的设备一般称为___A___设备。
2022年浙江农林大学计算机科学与技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、某计算机主存按字节编址，由4个64M×8位的DRAM芯片采用交叉编址方式构成，并与宽度为32位的存储器总线相连，主存每次最多读写32位数据。
若double型变量x 的主存地址为80400lAH，则读取x需要的存储周期数是（）。
A.1B.2C.3D.42、采用指令Cache与数据Cache分离的主要目的是（）。
A.降低Cache的缺失损失B.提高Cache的命中率C.降低CPU平均访存时间D.减少指令流水线资源冲突3、关于浮点数在IEEE754标准中的规定，下列说法中错误的是（）。
I.浮点数可以表示正无穷大和负无穷大两个值Ⅱ.如果需要，也允许使用非格式化的浮点数Ⅲ.对任何形式的浮点数都要求使用隐藏位技术IⅣ.对32位浮点数的阶码采用了偏移值为l27的移码表示，尾数用原码表示4、某机字长8位，含一位数符，采用原码表示，则定点小数所能表示的非零最小正数为（）A.2-9B.2-8C.2-7D.2-65、在C语言程序中，以下程序段最终的f值为（）。
Float f=2.5+1e10；f=f-1e10；A.2.5B.250C.0D.3.56、内部总线（又称片内总线）是指（）。
A.CPU内部连接各寄存器及运算部件之间的总线B.CPU和计算机系统的其他高速功能部件之间互相连接的总线C.多个计算机系统之间互相连接的总线D.计算机系统和其他系统之间互相连接的总线7、总线的通信控制主要解决（）问题。
A.由哪个主设备占用总线B.通信双方如何获知传输开始和结束C.通信过程中双方如何协调配合D.B和C8、在计算机系统中，表明系统运行状态的部件是（）。
A.程序计数器B.指令寄存器C.程序状态字D.累加寄存器9、在计算机系统中，作为硬件与应用软件之间的界面是（）。
A.操作系统B.编译程序C.指令系统D.以上都不是10、CPU在中断周期中（）A.执行中断服务程序B.执行中断隐指令C.与I/O设备传送数据D.处理异常情况11、为提高存储器的存取效率，在安排磁盘上信息分布时，通常是（）.A.存满一面，再存另一面B.尽量将同一文件存放在一个扇区或相邻崩区的各磁道上C.尽量将同一文件存放在不同面的同一磁道上D.上述方法均有效12、采用同步控制的目的是（）。
计算机组成原理_洛阳师范学院中国大学mooc课后章节答案期末考试题库2023年1.相联存储器是按( )进行寻址的存储器。
答案:内容指定方式2.计算机的存储器采用分级存储体系的目的是( )。
答案:解决存储容量、价格与存取速度间的矛盾3.在主存和CPU之间增加Cache的目的是( )。
答案:解决CPU和主存之间的速度匹配4.下列部件（设备）中，存取速度最快的是( )。
答案:CPU的寄存器5.某一SRAM芯片，容量为16K×1位，则其地址线有( )。
答案:14根6.下列存储器中，速度最慢的是( ）。
答案:磁带存储器7.完整的计算机系统应包括（）。
答案:8.补码整数1001 0101算术右移一位后的值为（）。
答案:1100 10109.一个五级流水线，当任务饱满时，它处理10条指令的加速比是（）。
答案:3.610.在微程序控制方式中，机器指令和微指令的关系是（）。
答案:每一条机器指令由一段（或一个）微程序来解释执行11.微程序存放在（）。
答案:只读存储器中12.长度相同但格式不同的2种浮点数，假设前者阶码长、尾数短，后者阶码短、尾数长，其它规定均相同，则它们可表示的数的范围和精度为（）。
答案:前者可表示的数的范围大但精度低13.下列各类存储器中，不采用随机存取方式的是（）。
答案:CDROM14.将十进制数15/2表示成二进制浮点规格化数（阶符1位，阶码2位，数符1位，尾数4位）是（）。
答案:0110111115.设机器数字长8位（含1位符号位），若机器数BAH为原码，则算术左移一位得（）。
答案:F4H16.在取指周期中，是按照（）的内容访问主存，以读取指令。
答案:程序计数器PC17.在机器数的三种表示形式中，符号位可以和数值位一起参与运算的是（）。
答案:补码18.在计算机运行过程中，当浮点数发生溢出时，通常情况下计算机仍可以继续运行是（）。
答案:下溢19.下列设备中属于只读存储器（ROM）的是（）。
Cache的原理、设计及实现前言虽然CPU主频的提升会带动系统性能的改善，但系统性能的提高不仅仅取决于CPU，还与系统架构、指令结构、信息在各个部件之间的传送速度及存储部件的存取速度等因素有关，特别是与CPU/内存之间的存取速度有关。
若CPU工作速度较高，但内存存取速度相对较低，则造成CPU等待，降低处理速度，浪费CPU的能力。
如500MHz的PⅢ，一次指令执行时间为2ns,与其相配的内存（SDRAM）存取时间为10ns，比前者慢5倍，CPU和PC的性能怎么发挥出来？如何减少CPU与内存之间的速度差异？有4种办法：一种是在基本总线周期中插入等待，但这样会浪费CPU的能力。
另一种方法是采用存取时间较快的SRAM作存储器，这样虽然解决了CPU与存储器间速度不匹配的问题，但却大幅提升了系统成本。
第3种方法是在慢速的DRAM和快速CPU之间插入一速度较快、容量较小的SRAM，起到缓冲作用；使CPU既可以以较快速度存取SRAM中的数据，又不使系统成本上升过高，这就是Cache法。
还有一种方法，采用新型存储器。
目前，一般采用第3种方法。
它是PC系统在不大增加成本的前提下，使性能提升的一个非常有效的技术。
本文简介了Cache的概念、原理、结构设计以及在PC及CPU中的实现。
Cache的工作原理Cache的工作原理是基于程序访问的局部性。
对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。
指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。
因此，对这些地址的访问就自然地具有时间上集中分布的倾向。
数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对集中。
这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。
根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。
一、相联存储器概述相联存储器（Associative Memory）是计算机系统中重要的一部分，它是一种用于实现快速查找操作的存储器结构。
相联存储器通常用于高速缓存存储器（Cache Memory）中，其目的是加快数据的检索速度，提高计算机系统的整体性能。
二、相联存储器原理相联存储器采用了一种不同于常规的存储方式，其核心原理是基于内容寻址存储（Content Addressable Memory）的。
在相联存储器中，存储的数据不是按照位置区域进行访问的，而是根据数据本身的内容来进行检索和访问。
这意味着，当需要查找某一数据时，系统会同时比较所有存储单元中的数据内容，而不是根据位置区域逐个寻找。
三、相联存储器实现相联存储器通常由一组比特串构成，每个比特串称为标记（Tag）。
在相联存储器中，每个存储单元都有一个对应的标记，用于存储该存储单元所存储数据的内容。
当进行数据查找时，系统首先将要查找的数据内容转换成对应的标记，然后与相联存储器中的标记进行比较。
如果找到了匹配的标记，则系统会返回该存储单元中存储的数据内容，否则表示未找到。
四、相联存储器优势相联存储器与常规的存储器相比，具有以下几个显著的优势：1. 高速查找：相联存储器采用内容寻址的方式，使得查找数据的速度远远快于常规存储器，尤其适用于实时性要求较高的应用场景。
2. 并行比较：相联存储器能够同时比较所有存储单元中的数据内容，因此能够实现并行化的比较操作，大大加快了数据的检索速度。
3. 适用于大规模数据：相联存储器能够处理大规模的数据检索，不受数据规模的限制，因此在处理大规模数据时依然能够保持较高的检索速度。
五、相联存储器应用相联存储器主要应用于计算机系统中的高速缓存存储器中，以提高系统的数据访问速度。
在一些实时系统、人工智能系统等对数据访问速度要求较高的场景中，也会采用相联存储器来提高系统的响应速度。
六、相联存储器的发展趋势随着计算机系统对数据访问速度要求的不断提高，相联存储器作为一种高效的数据检索方式，其应用范围将会更加广泛。
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：相连存储器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：说明：结论（优秀、良好、中等、及格、不及格）作为相关教环节考核必要依据；格式不符合要求；数据不实,不予通过。
报告和电子数据必须作为实验现象重复的关键依据。
学术诚信声明本人声明：所呈交的报告（含电子版及数据文件）是我个人在导师指导下独立进行设计工作及取得的研究结果。
尽我所知，除了文中特别加以标注或致谢中所罗列的内容以外，报告中不包含其他人己经发表或撰写过的研究结果，也不包含其它教育机构使用过的材料。
与我一同工作的同学对本研究所做的任何贡献均己在报告中做了明确的说明并表示了谢意。
报告资料及实验数据若有不实之处，本人愿意接受本教学环节“不及格”和“重修或重做”的评分结论并承担相关一切后果。
本人签名: 日期：年月日沈阳航空航天大学课程设计任务书课程设计名称XXXX课程设计专业学生姓名班级学号题目名称起止日期年月日起至年月日止课设内容和要求：参考资料：教研室审核意见：教研室主任签字：指导教师（签名）年月日学生（签名）年月日课程设计总结：目录第一章总体设计方案 ............................................................................................ - 1 -1.1 设计原理.................................................................................................... - 1 -1.2 设计思路.................................................................................................... - 2 -1.3 设计环境.................................................................................................... - 3 - 第二章详细设计方案 ............................................................................................ - 4 -2.1 总体模块设计............................................................................................ - 4 -2.2 存储器读模块设计.................................................................................... - 4 -2.3 存储器写模块设计.................................................................................... - 5 - 第三章设计仿真 .................................................................................................... - 6 -3.1 存储器默认存储数据................................................................................ - 6 -3.2 存储器读取默认数据................................................................................ - 6 -3.3存储器读写入新数据................................................................................. - 8 -3.4存储器读取写入后数据............................................................................. - 9 - 参考文献 ................................................................................................................ - 12 - 附录 ........................................................................................................................ - 13 -程序代码......................................................................................................... - 13 - Test beach 仿真测试文件.............................................................................. - 16 - 总体电路图 ............................................................................................................ - 19 -1 总体设计方案1.1 设计原理相联存储器(Content Addressed Memory)，即可按地址寻址，又可按内容（通常是某些字段）寻址，为与传统存储器区别，又称为按内容寻址的的存储器。
相联存储器的每个字由若干字段组成，每个字段描述了一个对象的属性，也称为一个内容。
写入信息时按顺序写入，不需要地址。
读出时，要求中央处理单元给出一个相联关键字，用它和存储器中所有单元中的一部分信息进行比较，若它们相等，则将此单元中余下的信息读出。
这是实现存储器并行操作的一种有效途径，特别适合于信息的检索和更新。
相联存储器的结构框图如图1.1所示。
它主要实现将输入寄存器的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”，并输出结果。
根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，检索寄存器。
输入寄存器：用来存放检索字，其位数与相联存储器的字长相等。
译码选择电路：用3-8译码器进行译码电路选择，如当置输入端A2A1A0为“000”，译码器，可以向存储体第一个单元地址输入8位二进制的字信息；同时其他的存储单元的信息被屏蔽掉。
存储体（AMU）：用于存放待检索的数据，由高速半导体存储器构成，以求快速存取。
检索寄存器（CR）：把检索项和所有存储单元相应位进行比较，如果比较结果相等，输出高电平1，否则输出低电平0。
设存储体由8个字构成，字长为8位的二进制数。
CR为检索寄存器，字长也为8位，存放要比较的数。
首先向输入总线输入一个8位二进制的字，然后通过3-8译码器选择电路依次将8个8位二进制数输入到存储体中。
将输入到输入寄存器的字通过检索寄存器分别与存储体里的8个字检索比较，若匹配，则输出信号置1，否则置0，我们就能找到匹配的那个字。
若存储体八个单元存储的数据分别为11111111、11111110、1111101、11111100、11111011、11111010、11111001，11111000，输入寄存器中的存储数据是11111101，通过检索寄存器器CR进行比较之后，可以知道发现检索数据与存储体中的第3个单元的内容一致，所以结果输出为：00000100。
写入数据时，有存储器内置计数器pc指明存储器可写入地址，写入后输出反馈信号，信号与输入信息一致。
若当前pc=4，写入00000001，则存储器变为11111111、11111110、1111101、11111100、11111011、00000001、11111001，输出结果为：00000001。
设计软件：Altera公司的综合性PLD/FPGA开发软件Quartus II。
仿真软件：Mentor公司的ModelSim。
2详细设计方案2.1 总体模块设计依据相连存储器的工作原理，存储器需要两个输入信号，读写控制信号和数据输入信号；以及一个输出信号，结果输出信号。
故存储器模块设计为：module ram(in_data,in_r_w,out_state);input[7:0] in_data; // 输入数据input in_r_w; // 读写控制output[7:0] out_state; // 存储器输出数据Endmodule存储器初始化信息如下。
initialbeginmemory[0] = 8'b11111111;memory[1] = 8'b11111110;memory[2] = 8'b11111101;memory[3] = 8'b11111100;memory[4] = 8'b11111011;memory[5] = 8'b11111010;memory[6] = 8'b11111001;memory[7] = 8'b11111000;out_state = 8'b00000000;pc_2 = 4;end2.2 存储器读模块设计依据相连存储器的工作原理，存储器在读写信号置1是读取数据，并且在输入信号到达时，自动检索匹配输入信号与存储体数据，并根据匹配结果输出信号。
if(in_r_w == 1'b1)beginout_state = 8'b00000000;for(pc=0; pc<=7; pc=pc+1) // 遍历存储器begincase(pc)3'd0: address = 3'b000;3'd1: address = 3'b001;3'd2: address = 3'b010;3'd3: address = 3'b011;3'd4: address = 3'b100;3'd5: address = 3'b101;3'd6: address = 3'b110;3'd7: address = 3'b111;endcasem_data = memory[address]; // 存储器输出数据if(m_data == in_data) // 存储器输出数据与输入数据比较out_state[pc] = 1'b1;elseout_state[pc] = 1'b0;endend2.3 存储器写模块设计依据相连存储器的工作原理，存储器在读写信号置0是写入数据，并且在输入信号到达时，将输入信息写入存储器尾部。
