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第3章 Altera可编程逻辑器件

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Altera可编程逻辑器件开发软件

Altera可编程逻辑器件开发软件
QuartusⅡ软件与其它设计工具之间的联系更加紧密， 其 它 工 具 能 够 直 接 调 用 QuartusⅡ 工 具 进 行 设 计 编 辑 ， QuartusⅡ也能调用其它工具进行综合仿真。
第3章 Altera可编程逻辑器件开发软件
3.2 MAX+PLUSⅡ开发软件
3.2.1 MAX+PLUSⅡ的安装 1. 推荐的PC系统配置 (1) 奔腾Ⅱ或更好的PC机。 (2) 256 MB以上的有效内存， 不低于128 MB的物
理内存。 (3) 500 MB以上的硬盘空间。
第3章 Altera可编程逻辑器件开发软件
(4) Windows 95、 Windows 98、 Windows 2000或 Windows NT 3.51、 Windows NT 4.0 操作系统。
(5) 17英寸显示器。
第3章 Altera可编程逻辑器件开发软件
学生版（E+MAX）： 免费软件， 功能与 BASELINE版相同， 但只支持MAX系列， 约20 MB。 若要安装学生版， 可以向Altera公司大学项目部申请一 个学生版授权码。
第3章 Altera可编程逻辑器件开发软件
3. 安装 MAX+PLUSⅡ几种版本的安装方法基本相同， 这 里仅介绍基于PC机在Windows 98平台上 MAX+PLUSⅡ10.0版本的安装过程。 (1) 插入MAX+PLUSⅡ安装光盘并自动运行后， 出 现如图3.3所示界面， 或在资源管理器中双击Setup.exe。
MAX+PLUSⅡ具有开放的界面， 可与其它工业标 准的EDA设计输入、 综合及校验工具相连接。提供与 结构无关的设计环境， 支持多平台工作， 既可以在 Windows下运行， 也可在SunSPAC Stations、 HP9000 Series 700/800和IBM RISC System/6000工作站上运行。

SoCFPGA：Altera推出集成ARW处理器的可编程逻辑器件

SoCFPGA：Altera推出集成ARW处理器的可编程逻辑器件

全新产 品线的做法不同，Ａｌ ｒ是将 系统的峰值性能达到４０ ０Ｄ Ｐ ， ｔａ ｅ ， ＭＩＳ ０
１Ｇ ｐ￣嵌 入式 收 发器 。Ｆ Ｇ 架构 ０ ｂｓ Ｐ Ａ
． ８ Ｐ Ａ Ａ Ｍ 内核 与其 已有 的Ｃ ｃ ｎ 、Ａ ｒ 功 耗不 到 １ Ｅ。处 理器 系统 和Ｆ Ｇ 包括 精度 可调 Ｄ Ｐ 块 以及三 个Ｅ Ｃ Ｒ ｙｌ ｅ ｒａ ｏ ｉ Ｓ模 Ｃ
■ 李明骏
如 同Ｄ Ａ的双螺旋上升结构 ， Ｎ
８０ ０ ＭＨｚ ，可 用 于 高 性 能 嵌 人 式 系 带宽超过１５ ｂ ｓ ２ Ｇ ｐ ，其数据完整性优
赛 灵 思 和 Ａｌｅａ 两 家 全 球 Ｆ Ｇ 统 ，包括很多ＡＲ ｔｒ这 Ｐ Ａ Ｍ软件辅助系统供 于采用单独Ｆ Ｇ Ｐ Ａ和Ａ Ｍ处理器两片 Ｒ
Ｎ Ｅｗ ｃ Ｈ Ｎ。 Ｌ Ｇ Ｙ ＴＥ 。
Ｉ术 新聚 技焦
Ｓ ＣＦ Ｇ ｏ Ｐ Ａ：Ａｌ ｒ推 出集成ＡＲ ｔａ ｅ Ｍ 处理器 的可编程逻辑器件
在赛 灵思发布Ｚ ｎ 半年之 后 ，Ａｔ ｒ也 向外界披露 了其集成Ａ 处 理器的可编程逻辑 器件方案。尽 ｙｑ ｌ ａ ｅ ＲＭ 管样 片要明年下半年才能提供 ，但开发人员可 利用其 同期推 出的虚拟 目标平台现在就开始软件 以及无线通信等。”
里集 成 当 前 业 界 流 行 的处 理 器 内 核 ＡＲ Ｃ ｒ ｘＡ９ 后 ，不 到 一 年 ， Ｍ ｏｔ — 之 ｅ
了 系统 功耗 。 “ 对 于 Ｆ Ｇ ＋ 理 相 Ｐ Ａ 处
据 介 绍 ，Ａ１ｅ ａ 布 的 Ｓ Ｃ 器两片式方案 ，Ｓ Ｃ Ｆ Ｇ ｔ 发 ｒ Ｏ ｏ Ｐ Ａ可以降低 ＦＧ Ｐ Ａ基 于其 ２ ｎ ８ｍ产 品 系 列 Ｃ ｃｏ ｅ ３％系统 功耗 ，同时 器件 面积 减少 了 ｙ ｌｎ ０

可编程逻辑器件及其应用

可编程逻辑器件及其应用
1.输入全编程，输出为0。 2.也可简单地对应的与门中画叉，因此E=D。 3.乘积项与任何输入信号都没有接通，相当与门输出为1。
下图给出最简单的PROM电路图，右图是左图的简化形式。 编程连接点
固定连接点 （或） （与）
实现的函数为：
F 1A•BA•BF 2A•BA•BF3 A•B
三、PLD的分类
五、用PLD实现逻辑电路的方法与过程
用可编程逻辑器件设计电路需要相应的开发软件平台 和编程器，可编程逻辑器件开发软件和相应的编程器多种 多样。
特别是一些较高级的软件平台，一个系统除了方案设 计和输入电路外，其它功能都可用编程软件自动完成。
可编程逻辑器件设计电路过程如下图所示。
电
设
优
选
器时
路方
计
化
择
隧道 80цm
面积大
（三）闪速型（Flash）存储单元
闪速存储单元又称为快擦快写 存储单元，右图是闪速存储单元剖 面图。
闪速存储单元去掉了隧道型存 储单元的选择管，它不像E2PROM 那样一次只能擦除一个字，而是可 以用一个信号，在几毫秒内擦除一 大区段。
因此，闪速存储单元比隧道型存储单元的芯片结构更简 单、更有效，使用闪速存储单元制成的PLD器件密度更高。
可编程逻辑器件及其 应用
焊点多，可靠性下降；
传统的逻辑系统:当规模增大时
系统规模增加，成本升高； 功耗增加；
连接线与点增占多用空间扩大。
抗干扰下降
系统放在一个芯片内 厂商专直用接集做成出电。路（简称ASIC）
如：表芯
用户定制
ASIC
全定制厂（商F做ull出C半us成tom品Design IC）
集成电路
（一）叠栅型（SIMOS）存储单元

可编程逻辑器件原理、开发与应用第3章

可编程逻辑器件原理、开发与应用第3章

第3章 Altera 可编程逻辑系列器件
3.2 MAX架构及器件系列
3.2.1 概述 如表3.2所示，Altera基于其多阵列矩阵(MAX)架构提供了
多种CPLD器件系列，可以适应各种不同的应用需求，提供先 进、可靠的高性能解决方案。
中、低密度设计
包含锁相环，支持多电压 I/O
第3章 Altera 可编程逻辑系列器件
续表
低成本 FPGA
Cyclone Ⅱ Cy clone
Nios Ⅱ嵌入式处理器支持 第 二 代低 成 本
嵌入式 18×18 数字信号处理(DSP)乘法器 Cyclone FPGA 系列， 中等容量的片内存储器 适用于对成本敏感的
第3章 Altera 可编程逻辑系列器件
分类
CPLD
经典 FPGA
表3.1 Altera可编程逻辑/ASIC架构纵览
器件架构 MAX Ⅱ
M AX APEX Ⅱ APEX 20K
FLEX
总体说明
独特性能
低成本、低功耗、高密度、高性能 CPLD 最低的成本 、单芯 上电即用性，非易失性，确定的时序
片、易用的 CPLD 系列 1.8 V、2.5 V、3.3 V 电源电压 用户 Flash 存储器
第3章 Altera 可编程逻辑系列器件
MAX Ⅱ CPLD创建了新的CPLD标准，扩展了Altera公司 15年的市场领先地位。多种IP核组成的IP库，包括Nios Ⅱ处 理器，给予了用户强大的竞争优势。通过新近推出的更新、 更强大和更高效的Quartus Ⅱ开发系统和广泛的IP功能， Altera公司再次证明其在可编程片上系统(SOPC)领域中处于 前沿和领先的地位。
第3章 Altera 可编程逻辑系列器件

第3章 quatus的使用

第3章 quatus的使用

（2）引脚锁定 引脚锁定前应首先选择目标芯片，本实验选择的目标芯 片为EPF10K10LC84-4。参考附录A“GW48使用说明”中的 实验电路结构图NO.1和表A.5，确定引脚锁定。
8位加法器与目标芯片引脚的连接关系表 端口名称 B[0] B[1] B[2] B[3] B[4] B[5] B[6] B[7] A[0] A[1] A[2] A[3] I/O管脚 PIO0 PIO1 PIO2 PIO3 PIO4 PIO5 PIO6 PIO7 PIO8 PIO9 PIO10 PIO11 芯片引脚 5 6 7 8 9 10 11 16 17 18 19 21 端口名称 A[4] A[5] A[6] A[7] SUM[0] SUM[1] SUM[2] SUM[3] SUM[4] SUM[5] SUM[6] SUM[7] COUT I/O管脚 PIO12 PIO13 PIO14 PIO15 PIO24 PIO25 PIO26 PIO27 PIO28 PIO29 PIO30 PIO31 PIO39 芯片引脚 22 23 24 25 39 47 48 49 50 51 52 53 65
插入信号节点对话框
2013-8-21
节点发现者对话框
15
在“Node Finder”对话框的“Filter”栏目中，用选择 “Pins:all”项，再点击“Start”按钮，这时在窗口左边的 “Nodes Found:”（节点建立）框中将列出该设计项目的全 部信号节点。若在仿真中需要观察全部信号的波形，则点击 窗口中间的“>>”按钮；若在仿真中只需要观察部分信号的波 形，则首先用鼠标左键将信号名点黑选中，然后点击窗口中 间的“>”按钮，选中的信号即进入到窗口右边的“Selected Nodes:”（被选择的节点）框中。如果需要删除“Selected Nodes:”框中的节点信号，也可以用鼠标将其选中，然后点击 窗口中间的“<”按钮。节点信号选择完毕后，点击“OK”按 钮。

可编程逻辑器件

可编程逻辑器件

结构基于SRAM查找表，采用RAM“数据”查找的方式，用
SRAM(静态随机存储器) 来构成逻辑函数发生器。
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3.1 可编程逻辑器件概述 Nhomakorabea一个N输入查找表（LUT）可以实现N个输入变量的任何逻辑功
能，如N输入“与”、N输入“异或”等。图3-2所示为4输入LUT，
其内部结构如图3-3所示。

Altera是著名的PLD生产器件厂商，多年来一直占据着行业领先的
地位。Altera公司可编程逻辑器件具有高性能、高集成度和高性价比的
优点，此外它还提供功能全面地开发工具和丰富的IP核、宏功能库等。
因此Altera的产品获得了广泛的应用。

Altera公司的可编程逻辑器件产品有多个系列。按照推出的先后顺
序依次为Classic系列、MAX（Multiple Array Matrix）系列、FLEX
（Flexible Logic Element Matrix）系列、APEX（Advanced Logic
Element Matrix）系列、ACEX系列、APEXⅡ系列、Cyclone系列、
Stratix系列、MAXⅡ系列、CycloneⅡ系列和StratixⅡ系列。
1）熔丝（Fuse）型器件。早期的PROM器件就是采用熔丝结构的， 编程过程就是根据设计的熔丝图文件来烧断对应的熔丝，达到编程的目 的。
2）反熔丝（Antifuse）型器件。对熔丝技术的改进，在编程处通过 击穿漏层使得两点之间获得导通，这与熔丝烧断获得开路正好相反。某 些FPGA器件采用了此种编程方式，如Xilinx公司的XC5000系列器件和 Actel的FPGA器件。
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3.2 Altera公司系列器件简介

第3章 Altera可编程逻辑器件开发软件


响应。
· 定时分析用来分析器件引脚及内部节点之间的传输路径 延时、 时序逻辑的性能（如最高工作频率、 最小时钟周期
等）以及器件内部各种寄存器的建立保持时间。
第3章 Altera可编程逻辑器件开发软件
4） 编程验证设计项目 用MAX+PLUSⅡ编程器通过Altera编程硬件 或其它工业标准编程器， 将经过仿真确认后的编程目 标文件编入所选定的Altera可编程逻辑器件中， 然后 加入实际激励信号， 测试是否达到设计要求。
第3章 Altera可编程逻辑器件开发软件
第3章 Altera可编程逻辑器件开发软件
3.1 概述 3.2 MAX+PLUSⅡ开发软件 3.3 QuartusⅡ开发软件
第3章 Altera可编程逻辑器件开发软件
3.1 概 述
Altera公司在推出开发工具软件 ： 早期的A+PLUS、 MAX+PLUS 目前的MAX+PLUSⅡ、 Quartus、 QuartusⅡ。
74138就是所选中的74 系列符号。
如要连续选取74 系列器件， 则只要重复上述几步就 可以了。
第3章 Altera可编程逻辑器件开发软件
图 3.14 输入74系列符号
第3章 Altera可编程逻辑器件开发软件
3） 输入 LPM 符号的步骤如下：
LPM （ Library Parameterized Megafunction ） 符 号 的输入方法与前两种符号的输入方法相似。 (1) 在Enter Symbol对话框出现后， 在Symbol Libraries框中双击选择 “.\maxplus2\max2lib\mega-lpm”路径。 (2) 在 Symbol Files 框中选择需要的 lpm 符号, 然后点击 OK按钮， 或双击选择需要的 lpm 符号。

电子系统设计与仿真-第5节-Altera可编程逻辑系列器件


１、Cyclone系列器件一览
2、Cyclone系列器件封装
Cyclone package 144-Pin Plastic Thin Quad Flat Pack (TQFP)
3. Cyclone Architecture
4. Cyclone 资源
5 Logic Array bs
在 Cyclone 器件上的I/O pins被组织成 I/O banks， 并且每一个bank有分开的power bus，这样设计的方法 允许设计者可以在给定的bank上选择最优的I/O 标准．
可允许的输入信号能力
每一个 Cyclone I/O bank都有自己的 VCCIO 管脚.任 何I/O bank 必须在1.5-V, 1.8-V, 2.5-V ，3.3-V三个值 之间设置VCCIO ．
Programmable Current Drive Strength
Cyclone 器件的 I/O standards 支持各种各样的 输出电流驱动强度 ，这些可编程的drive-strength设置 在减小 the effects of simultaneously switching outputs (SSO) 和减小噪声方面很有帮助，这种设置对 于确保器件驱动器符合对应I/O 标准的IOH and IOL 的 要求方面是很有意义的.
LUT Chain AND Register chain


LUT chain connections allow LUTs within the same LAB to cascade together for wide input functions. Register chain outputs allow registers within the same LAB to cascade together.

Altera可编程逻辑器件编程与配置

• .rbf ： .rbf 文件是二进制的配置文件，只包含配置数据的内容。通常 被用在外部的智能配置设备上，如微处理器。例如，一种用法是将.rbf 文件通过其它工具转换成十六进制的数组文件，编译到微处理器的执 行代码中，由微处理器将数据载入到FPGA中。当然，也可以由处理器 在配置过程中完成实时的转换工作。 .rbf 中的LSB（最低位）被首先 载入到FPGA中。
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被动串行配置
• 使用下载电缆配置
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被动串行配置
• 使用下载电缆进行多片配置
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被动串行配置
• 使用配置芯片配置
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被动串行配置
• 使用级联配置芯片进行多片配置
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被动串行配置
• 使用微处理器配置
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J TA G 配 置 方 式
• 单片配置
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J TA G 配 置 方 式
• 多片级联配置
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ByteBlasterII下载电缆
• ByteBlasterII下载电缆的一端是连接计算机并行口的25-Pin公头，另一端是连接FPGA的10-Pin插座。
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ByteBlasterII下载电缆
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J TA G 方 式
• JTAG是IEEE1149.1 边界扫描测试的标准接口。从 JTAG接口进行配置可以使用Altera 的下载电缆，通过 Quar tusII工具下载，也可以采用智能主机（ Intelligent Host ）如微处理器来模拟JTAG时序进行配置。
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• 被动方式可分为以下模式： • 被动串行 PS（Passive Serial） • 被动并行同步 PPS （Passive Parallel Synchronous） • 快速被动并行 FPP （Fast Passive Parallel） • 被动并行异步 PPA （Passive Parallel Asynchronous ） • 被动串行异步 PSA （Passive Serial Asynchronous）

FPGA设计及应用(第二版)

一、封面二、版权书名FPGA设计及应用（第二版）丛书名--标准书号ISBN 7-5606-1132-X/TP·0574编目分类TP332.1作者褚振勇齐亮田红心高楷娟译者--责任编辑曹昳臧延新开本16 开印张28.75 张字数684 千字页数450 页版次2002年7月第1版2006年12月第2版2006年12月第4次印刷初版时间2002年7月本印次2006年12月定价35.00 元三、内容简介本书系统介绍了有关可编程逻辑器件的基本知识以及相关软件的使用方法，讲述了FPGA电路设计的方法和技巧，并给出了设计实例。

本书主要内容包括：FPGA设计概述；Altera可编程逻辑器件；VHDL硬件描述语言；QuartusⅡ6.0集成环境介绍；Altera器件配置与调试；QuartusⅡ中的宏模块；FPGA设计中的基本问题和FPGA电路设计实例。

本书内容全面，取材新颖，叙述清楚，理论联系实际，突出实用特色，并使用大量图表说明问题，便于读者对内容的理解和掌握。

本书既可用作高等工科院校电子与通信类各专业高年级本科生和研究生相关课程的教材和参考书，又可作为广大电子设计人员的设计参考书或使用手册。

四、第二版前言自本书第一版出版以来，FPGA器件的结构及规模飞速发展，设计开发软件不断更新，应用领域也日益扩大。

为了满足广大读者和设计人员的需求，本书在第一版的基础上，结合最新的软硬件资料，对书中各章节的内容进行了全面的更新和修订。

全书共分为8章。

第1章分析了可编程逻辑器件的结构特点、基本设计方法和设计流程。

第2章重点介绍了Altera公司各个系列器件的特点、结构及功能。

第3章介绍了VHDL硬件描述语言。

第4章详细介绍了Altera可编程逻辑器件开发软件QuartusⅡ的安装和使用方法。

第5章主要讲述Altera公司可编程逻辑器件的配置方式和调试技术。

第6章主要讲述QuartusⅡ集成设计环境中的宏模块及其应用。

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第3章 Altera可编程逻辑器件
C MO S 逻辑
标准 逻辑
编程 逻辑
ASICs
ASSPs
其它 标准逻 辑
简 单 PLD
FPGAs
CPLDs
门阵 列
标准 单元
全定 制
MAX MAX 9000 MAX 7000 MAX 5000 MAX 3000 Classic FLEX/ACEX FLEX 10K ACEX 1K FLEX 8000 FLEX 6000
第3章 Altera可编程逻辑器件
6.MAX9000系列
MAX9000系列把MAX7000的高效宏单元结构与 FLEX的高性能、延迟可预测的快速通道（FastTrack） 互连结构结合在一体,适用于系统级功能集成。 MAX9000采用EEPROM技术。MAX9000器件的集成度 为6000～12000可用门、320～560个宏单元及多达216 个用户I/O引脚。MAX9000器件适用于用PLD的高性能 和ISP的灵活性进行门阵列设计的场合。
第3章 Altera可编程逻辑器件
9.MAX3000A系列
MAX3000A系列是Altera的廉价、高集成度的可编 程逻辑系列,集成度范围为600～5000可用门、32～256 个 宏 单 元 、 34 ～ 158 个 可 用 I/O 引 脚 。 这 些 基 于 EEPROM的器件组合传输延迟快至4.5 频率达192.3 ns,16位计数器 MHz。MAX3000A器件具有多个系统时
FLEX10K的高密度和易于在设计中实现复杂宏函数与
存储器,因此可以适应系统级设计的需求。
第3章 Altera可编程逻辑器件
每个FLEX10K器件都包含一个嵌入式阵列,它为设 计者提供了有效的嵌入式门阵列和灵活的可编程逻辑。 嵌入式阵列是由一系列嵌入式阵列块（EAB）组成的, 它能够用来实现各种存储器和复杂逻辑功能。另 外,FLEX10K器件能够通过外部配置EPROM或智能控 制器进行在电路（在系统）配置。FLEX10K器件也提 供多电压(Multivolt)I/O接口,它允许器件桥接在以不同 电压工作的系统中。
第3章 Altera可编程逻辑器件
MAX7000A器件通过嵌入IEEE标准1149.1(JTAG)
接口支持3.3VISP,并具有高级引脚锁定功能。这种器件 具有节能模式,用户可以将信号通路或整个器件定义为
低功耗模式。因为大多数逻辑应用中只要求小部分逻
辑门工作在最高频率上,所以使用这一特性,可使器件整 体能耗减少50%以上。MAX7000还具有可编程压摆率 控制、六个引脚或逻辑驱动输出使能信号、快速建立 时间的输入寄存器,多电压I/O接口能力和扩展乘积项分 布可配置等结构特性。
第3章 Altera可编程逻辑器件
第3章 Altera可编程逻辑器件
3.1 综述 3.2 MAX7000系列器件 3.3 FLEX10K系列器件 3.4 APEX20K系列器件
第3章 Altera可编程逻辑器件
3.1 综 述
3.1.1 Altera 器件性能特点 Altera公司成立10余年来,一直致力于高密度可编 程逻辑器件的研发与生产,成为业界的佼佼者。Altera的 CPLD器件具有良好的性能、极高的密度和非常大的灵 活性,它通过高集成度、多I/O容量及最快的速度为用户 的各种需求提供有效的解决方案,极大地满足了对“在 单可编程芯片系统”（Systemona Programmable Chip） 日益增长的需求。图3.1表示了Altera器件与CMOS器件 的关系。
第3章 Altera可编程逻辑器件
2.高密度逻辑集成
为缩小印制板的尺寸和成本,设计人员总是寻求尽 可能高的集成度,试图通过把更多的逻辑集成到更少的 器件中来降低成本。此外,对现有的设计也经常进行二 次开发。高逻辑集成度的CPLD为上述要求提供了很好 的解决方案。Altera器件密度从300门到100万门,能够集 成现有的各种逻辑器件,包括小规模及大规模标准逻辑 器件、PLD、FPGA或ASIC器件。
第3章 Altera可编程逻辑器件
FLEX10K还具有多个低失真时钟、时钟锁定和时钟自
举锁相环（PLL）电路以及内部三态总线等特性。所 有这些特点使得FLEX10K器件成为替代传统专用门阵 列的理想选择。 2.5V、0.25μm的FLEX10KE器件支持实现有高效 双端口RAM,进一步增强了FLEX10K系列器件的性能。 用FLEX10KE设计的3.3VPCI比用FLEX10KA所设计的 平均要快20%～30%。
第3章 Altera可编程逻辑器件
5.兆（Mega）功能模块
Altera的CPLD高达100万门的集成度,使得在单个 可编程器件中实现一个完整的数字系统成为可能。为 了推进这种高集成度器件的应用,进一步缩短设计周 期,Altera提供了兆功能模块并支持AMPP（Altera Megafunction Partners Program）功能。兆功能模块具 有高度的灵活性及固定功能器件所不能达到的性能,如 高速有限冲击响应（FIR）滤波器。兆功能可以实现总 线协议（PCI总线）、DSP、图像处理、高速网络（包 括异步传输方式（ATM））、微处理器及微型外设等。
第3章 Altera可编程逻辑器件
图3.3 Altera CPLD结构演变示意图
第3章 Altera可编程逻辑器件
下面简单介绍Altera全系列CPLD的性能特点。
1.APEX20K系列 APEX20K系列器件具有集LUT、PT和存储器于一 体的多核结构,这种特性能将各种子系统如处理器、存 储器及接口功能集成在单个芯片上。APEX20K系列七
种器件的典型门数从1万门到100万门。Altera的第四代
可编程逻辑器件开发工具软件Quartus支持APEX20K系 列器件。
第3章 Altera可编程逻辑器件
2.ACEX1K系列
ACEX1K系列是Altera最新推出的基于查找表结构 的CPLD,具有高性能、低价格特性。 MAX+PLUSⅡV9.6以上版本支持ACEX1K系列器件的 开发。 3.FLEX10K系列 FLEX10K器件系列是第一款多达25万门的嵌入式 PLD,该系列包括FLEX10A、FLEX10KB和FLEX10KE。
APEX APEX 20K
图3.1 Altera器件与CMOS器件的关系
第3章 Altera可编程逻辑器件
Altera可编程器件除了具有PLD的一般特点外,还具
有改进的结构、先进的处理技术、现代化的开发工具 以及多种Mega功能选用等优点。
1.高性能
Altera器件采用先进的CMOS技术,具有非常低的功 耗和相当高的速度;采用连续式互连结构,在整个芯片内 提供快速、连续的信号延时;诸如对芯片内部电路的专 业化改进也增强了系统性能。
第3章 Altera可编程逻辑器件
作为复杂的系统级功能,Altera的兆功能模块是由预
先验证过的硬件描述语言（HDL）设计的。兆功能模 块应用范围包括从标准模块（如通用异步收/发器控制
器UART）到利用PLD的特点改进的实例设计。
6.在系统可编程(ISP) Altera器件的在系统可编程性(ISP)提高了设计灵活 性,简化了样品制做过程及流水线生产过程,并且可以对 产品进行 快速而有效的现场升级。Altera的ISP使 用 IEEE1149.1标准的JTAG测试端口,可以在一个独立的生 产过程中对器件进行编程,并可以对印刷电路板（PCB） 进行功能测试。
第3章 Altera可编程逻辑器件
7. MAX7000系列
MAX7000系列是Altera公司速度最快的可编程器 件,其集成度（包括MAX7000E、MAX7000S和
MAX7000A器件）为600～10000可用门、32～256个宏
单元及36～212个用户I/O引脚。这些基于EEPROM的 器件组合传输延迟快至4.5ns,16位计数器的频率可达 192.3MHz。此外,MAX7000器件输入寄存器的建立时 间非常短,能提供多个系统时钟且有可编程的速度/功耗 控制。MAX7000E是MAX7000系列的增强型， MAX7000S器件也具有MAX7000E器件的增强特性,且 支持JTAG的边界扫描测试（BST）回路和ISP。
第3章 Altera可编程逻辑器件
设计 思想
设计 输入 少于 一小 时
设计 处理 两分 钟
设计 仿真 两小 时
器件 编程 少于 两分 钟
系统 测试
图3.2 用Altera器件设计1万门逻辑典型开发周期图
第性能价格比
Altera公司不断改进产品的开发与制造工艺,10多年 积累的经验使其工艺技术及制造工艺非常先进,因此能 够提供性能价格比合理的可编程逻辑器件。Altera的 PLD的成本与门阵列相当。
第3章 Altera可编程逻辑器件
3.1.2 Altera器件系列
Altera公司提供了三大类10个系列的CPLD产品:多 阵列MAX9000、MAX7000、MAX5000、MAX3000和 Classic系列;柔性(可更改)逻辑单元阵列FLEX10K、 FLEX8000 及 FLEX6000 系 列; 先进的可编程单元阵列 APEX20K 、 ACEX1K 系 列 。 FLEX 器 件 采 用 查 找 表 （LUT）结构来实现逻辑功能,MAX和Classic器件采用 乘积项(Produc-Term/PT)结构来实现逻辑功能,而APEX 器件采用集LUT、PT和存储于一体的多核结构来实现 逻辑功能。每种器件系列针对具体的应用都有各自的 特点。表3.1为Altera器件性能对照表。
第3章 Altera可编程逻辑器件
5.FLEX6000系列
FLEX6000系列为大容量设计提供了一种低成本 可编程的交织式门阵列。该器件采用OptiFLEX结构,它 由许多含有一个4输入查找表、一个寄存器以及作为进 位链和级联链功能的专用通道的逻辑单元（LE）组成。 每10个LE组成一个逻辑阵列块（LAB）。FLEX6000器 件也含有可重构的SRAM单元,设计者在设计初期直到 设计测试过程中可以灵活、迅速地更改其设计。 FLEX6000系列提供16000～25 000个可用门、1320～ 1960个LE及117～218个用户I/O引脚。此外,FLEX6000 能够实现在线重配置并提供多电压I/O接口操作。