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湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日多功能数字钟设计任务书1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解2．设计内容1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开；2，能用按键调时调分；3，能整点报时，到达整点时，蜂鸣器响一秒；4，拓展功能：秒表，闹钟，闹钟可调3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。
4．答辩在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中）（空一行）1 引言 (1)2 总体设计方案 (1)2.1 设计思路 (1)2.2总体设计框图 (2)3设计原理分析 (3)3.1分频器 (4)3.2计时器和时间调节 (4)3.3秒表模块 (5)3.4状态机模块 (6)3.5数码管显示模块 (7)3.6顶层模块 (8)3.7管脚绑定和顶层原理图 (9)4 总结与体会 (11)多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示；1 引言QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。
利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然2 总体设计方案2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。
1 绪论1.1设计目的本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA 技术，加深对计算机体系结构的理解。
通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。
通过对实用数字钟的设计，巩固和综合运用计算机原理的基本理论和方法，理论联系实际，提高设计、分析、解决计算机技术实际问题的独立工作能力。
1.2设计要求（1）熟练掌握VHDL语言的结构特点并能运用到具体实际中。
（2）学会利用复杂的可编程逻辑器件进行简单的电子系统设计。
（3）熟悉并掌握基于EDA实验开发系统设计实际问题的方法和步骤。
（4）通过设计过程提高自己运用所学知识来分析解决问题的能力。
1.3设计内容本课程设计中使用Altera公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35开发板上的资源和QuartusII软件，实现一个多功能数字时钟。
本设计的任务要求显示格式为小时－分钟－秒钟，整点报时，报时时间为10秒，即从整点前10秒钟开始进行报时提示，喇叭开始发声，直到过整点时，在 5秒LED开始闪烁，过整点后，停止闪烁。
系统时钟选择时钟模块的10KHz，要得到1Hz时钟信号，必须对系统时钟进行10,000次分频。
调整时间的的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时，S2调整分钟，每按下一次，分钟增加一分钟。
另外用S8按键作为系统时钟复位，复位后全部显示00－00－00。
扩展内容：用16*16点阵显示实现日期的动态显示用4×4键盘阵列键盘替换按键实现日期、时钟的调整，用液晶显示模块日期、时间的显示。
1.4设计环境本次课题设计方要用到的开发环境是Altera公司的EDA设计工具软件QuartusII。
Altera公司的工作与EDA厂家紧密结合，使QuartusII软件可以与其它工业标准的设计输入、综合和校验工具相连接。
哈尔滨工业大学(威海)电子学课程设计报告带有整点报时的数字钟设计与制作**: ***班级: 0802503学号: *************: **目录一、课程设计的性质、目的和任务 (3)二、课程设计基本要求 (3)三、设计课题要求 (3)四、课程设计所需要仪器 (4)五、设计步骤 (4)1、整体设计框图 (4)2、各个模块的设计与仿真 (4)2.1分频模块 (4)2.2计数器模块 (6)2.3控制模块 (10)2.4数码管分配 (13)2.5显示模块 (14)2.6报时模块 (16)六、调试中遇到的问题及解决的方法 (18)七、心得体会 (18)一、课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。
这是由于创新基于实践、源于实践，实践出真知，实践检验真理。
实践活动是创新的源泉，也是人才成长的必由之路。
通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。
二、课程设计基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。
三、设计课题要求（1）构造一个24小时制的数字钟。
要求能显示时、分、秒。
（2）要求时、分、秒能各自独立的进行调整。
（3）能利用喇叭作整点报时。
从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。
整点报时声的频率应与其它的报时声频有明显区别。
#设计提示（仅供参考）：（1）对频率输入的考虑数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。
报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。
另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。
（2）计时部分计数器设计的考虑分、秒计数器均为模60计数器。
数字电子技术课程设计报告——多功能数字钟电路设计专业班级：信息10-2姓名：学号：开课系室：设计日期：2012年10月22日～26日设计题目：多功能数字钟电路设计一、设计任务及要求：1．设计任务：利用语言设计多功能数字钟，使其具有显示时—分—秒、整点报时、小时和分钟可调等基本功能。
2．设计要求：设计一个多功能数字钟，要求显示格式为时—分—秒，整点报时，在整点前5秒开始按照1的频率闪烁，过整点后，停止闪烁。
系统时钟选择时钟模块的50，要得到1ＨＺ的时钟信号，必须对系统时钟进行分频。
调整时间的按键用按键模块的ｓ1和ｓ2，ｓ1调节小时，每按下一次，小时增加一个小时，ｓ2调整分钟，每按下一次，分钟增加一分钟。
另外用ｓ8按键作为系统时钟复位，复位后全部显示00-00-00。
3．输出资源说明：a)输入信号：按键s1，s2，s8（s1按下时为0，松开时为1，其他按键类似）。
b)外部输入脉冲信号时钟源（50），经适当分频后供计数器使用。
c)输出8组显示译码信号（每组7个输出端），分别接到外部的7个七段数码管上，分别显示小时、分钟、秒，显示格式小时-分钟-秒。
d)输出一个高低电平信号，接到外部的1个指示整点的灯。
（输出高电平时，对应的灯亮）错误!未指定顺序。
多功能数字钟控制器结构框图根据如上说明，本设计的主要任务和设计要求是： 1、按照现代数字系统的模块化设计方法，提出简易洗衣机控制电路设计系统的整体设计方案，并进行正确的功能划分，分别提出并实现控制器、计数器、输出译码等模块化子系统的设计方案。
2、在的设计环境中，采用原理图和语言混合输入的方法，完成系统的顶层设计、各子系统的模块化设计。
分别完成各个基于语言实现的子模块（包括分频器、计数器、主控制器、扫描显示译码四部分）的逻辑功能仿真，并对顶层设计进行功能仿真。
3、在2步的基础上，用下载电缆通过口将对应的文件加载到中。
观察实验结果是否与自己的编程思想一致。
二、设计原理与方案：设计多功能数字钟首先要知道钟表的工作原理，整个钟表的工作应该是在1的信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加１小时，但是需要注意的是，小时的范围是从0-23。
江汉大学文理学院EDA课程设计报告课程设计题目多功能数字钟部（系）信息技术学部专业姓名学号指导教师2014年 12 月 29 日目录一、设计目的 (1)二、设计要求 (1)三、硬件方案 (1)3.1 设计思路 (1)3.2 设计框图 (2)3.3 数字钟主控电路状态表 (3)四、软件方案 (4)4.1 按键消抖模块 (4)4.2 时钟计数器模块 (5)4.3 显示译码模块 (13)4.4 分频器模块 (15)4.5 主控制电路模块 (16)4.5.1 计数器控制模块 (16)4.5.2 闹钟计数器模块 (19)4.5.3 闹钟控制模块 (21)4.5.4 显示输出控制模块 (25)4.5.5 led控制模块 (26)4.5.6 主控模块 (29)4.6 电子钟系统原理图 (29)五、实现过程中遇到的问题及措施 (30)六、设计心得体会 (30)七、参考文献 (31)一、设计目的本课程设计的目的是熟练掌握相关软件的使用和操作。
能对VHDL语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。
在成功掌握软件操作基础上，将所数字电路的基础课知识与VHDL语言的应用型知识结合起来并与实际设计，操作了解起来，即“理论了解实际”。
深入了解VHDL语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。
对EDA技术有初步的认识，并开始对EDA 技术的开发创新有初步的理解。
二、设计要求设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校时间，每逢整点，产生报时音报时。
三、硬件方案3.1 设计思路根据设计要求进行分析，数字钟应当有计数器，分频器，按键消抖，闹钟，显示及主控模块构成。
分频器用来提供时钟，计数器用于计时，按键消抖为系统提供准确的按键控制信号输入，闹钟用于提供闹钟功能，显示模块显示时间，主控模块根据按键输入控制各个模块以实现所需求功能。
eda多功能数字钟实验报告
《EDA多功能数字钟实验报告》
摘要：
本实验通过对EDA多功能数字钟的组装和测试，探索了数字钟的功能和性能。
实验结果表明，EDA多功能数字钟具有精准的时间显示、多种闹铃设置、温度
和湿度监测等功能，是一款实用且性能稳定的数字钟产品。
引言：
数字钟作为现代生活中不可或缺的家居用品，其功能和性能一直备受关注。
本
次实验选择了EDA多功能数字钟作为研究对象，旨在通过对其组装和测试，深
入了解数字钟的各项功能和性能指标。
实验方法：
1. 组装数字钟：按照产品说明书，将数字钟的各个部件进行组装，并确保连接
牢固。
2. 功能测试：测试数字钟的时间显示、闹铃设置、温度和湿度监测等功能。
3. 性能测试：对数字钟的时间精准度、闹铃响铃声音、温度和湿度监测准确度
等进行测试。
实验结果：
1. 时间显示：数字钟的时间显示精准，误差在1秒以内。
2. 闹铃设置：数字钟支持多组闹铃设置，响铃声音清晰、音量适中。
3. 温度和湿度监测：数字钟的温湿度监测准确度高，与实际环境温湿度相符合。
讨论：
通过本次实验，我们发现EDA多功能数字钟具有精准的时间显示、多种闹铃设
置、温度和湿度监测等功能，性能稳定，符合用户对数字钟的基本需求。
同时，数字钟的组装和操作也相对简单，适合家庭使用。
结论：
EDA多功能数字钟是一款实用且性能稳定的数字钟产品，能够满足用户对数字
钟的基本需求。
在未来的生活中，数字钟将继续扮演重要的角色，为人们的生
活提供便利。
致谢：
感谢实验中提供支持和帮助的老师和同学们。
. . -.课程设计报告设计题目：EDA实现多功能数字钟. . -.课程设计 任务书题目 EDA 实验多功能数字钟 任务与要求一、实验任务：用FPGA 器件和EDA 技术实现多功能数字钟的设计 条件：1、MAX+Plus 软件2、FPGA 实验开发装置根本功能：1、以数字形式显示时、分、秒的时间； 2、小时计数器为24进制； 3、分、秒计数器为60进制。
二、小时计数器为24进制原理图如下：…………………………装………………………………订对该图进展编译及波形仿真如下：分析及结论：小时计数器是24进制用当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161记数。
但是等到上面的计到2时下面的将不能超过4所以等上面的计到2，下面的计到4时就将两个74161共同预置。
从而实现00—24分的记数功能。
仿真波形显示里23小时到00分的循环的过程仿真到位。
对上述仿真波形图进展打包工作，将24进制图建立成模块：三、分计数器为60进制原理图如下：对该图进展编译及波形仿真如下：分析及结论：分计数器是60进制的。
当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。
从而实现00—59秒的记数功能。
Cp60S为向分的进位信号上跳沿有效。
仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进展打包工作，将60进制图建立成模块：四、秒计数器为60进制原理图如下：对该图进展编译及波形仿真如下分析及结论：秒计数器是60进制的。
当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。
从而实现00—59秒的记数功能。
Cp60S为向分的进位信号上跳沿有效。
仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进展打包工作，将60进制图建立成模块：五、多功能数字钟的主体局部原理图如下：仿真波形图如下：六、下载1、添加译码模块后的原理图对上述图形进展编译及波形图如下2、选用器件3、分配引脚号4、对器件进展下载下载模块的原理图如下七、心得体会：充分体会到了合作的重要性，在协同中觉察自己的缺乏，认真听取同伴的意见。
《EDA课程设计》实验报告多功能数字钟姓名：学号：联系方式：成绩:1.摘要在当代，随着人类社会进入到高度发达的信息化社会。
信息技术的发展起着越来越大的作用，它几乎涉及到我们日常生活的每个领域，可以说要衡量一个当今社会的发展文明程度信息化技术的发展程度是一个非常重要的指标.众所周知，信息化社会的发展离不开电子信息技术产品的开发、产品品质的提高和改善。
电子信息产品随着科学技术的进步，其电子器件和设计方法更新、换代的速度快的惊人，几乎是日新月异。
然而实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化（EDA，Electronics Design Automation)技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。
为保证电子系统设计的速度和质量,适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。
目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”，完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。
由于基于PLD的EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。
EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟,它的计时为24小时小时制,显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。
总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块，时、分、秒计数和校时程序模块、数据选择器程序模块、显示程序模块和例化程序模块.并且使用QUARTUS II软件进行电路波形仿真，下载到EDA实验箱进行验证。
作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用QuartusII环境及VHDL语言设计一个时间可调的数字时钟。
EDA数字钟实验报告EDA实验EDA实验数字钟一．实验任务用FPGA器件和EDA技术的设计已知条件:XXX软件XXX实验开发装臵基本功能:1.以数字形式显示时，分，秒的时间；2.小时计数器为24进制；3.分，秒计数器为60进制；多功能数字电子钟设计：输入变量：时钟CPS，直接清零RD；输出变量：小时H[7..4]、H[3..0]为8421BCD码输出，其时钟为CLK；分计时M[7..4]、M[3..0]为8421BCD 码输出，其时钟为CPM;秒计时S[7..4]、S[3..0]为8421BCD码输出，其时钟为CLK;RD为清零信号等。
二.仿真与波形1.60进制原理图如下;其仿真波形如下：2.24进制原理图如下：其仿真波形如下：3.数字钟的整个电路图如下：逻辑电路说明：由电路分析得知，多功能数字电子钟最基本的计时电路在CLK（秒）时钟作用下，电路输出变量为H[7..0]，M[7..0]及S[7..0]，按8421BCD码正常走时，电路为异步时序逻辑电路4.数字电子钟的仿真波形如下:仿真波形分析及结论：由仿真波形分析得知在CLK（秒）时钟作用下，电路正常走时。
分析过程完全符合多功能数字电子钟最基本的计时功能，逻辑电路设计正确。
三.感想：这次的课程设计的内容是《EDA多功能数字钟》，这次课程设计验我花了两个上午的时间。
虽然我是顺利的完成了任务，但是在实验中我还是发现了自己存在的一些问题。
在课程设计中我经常做完上一步就忘记了下一步该怎么做，总是一边看老师的课件一边做，这样一来浪费了不少时间，这是由于我对软件的操作不熟练的缘故，因此我觉得我应该在今后的日子里多练习一下这个MA_+PLUS软件，做到在以后的学习及工作中能利用这个软件快速的正确的完成任务。
在实验中我还经常出现掉步骤的现象，比如经常忘记“指向当前文件”，从而导致得到的结果是错误的甚至根本就得不到结果，这全都是因为粗心大意造成的。
在今后的日子里我会努力的去改掉这个毛病，从而高质量的完成老师交给我的各项任务!。
南京理工大学EDA（Ⅱ）实验报告——多功能数字钟姓名：学号：学院：指导教师：时间：2014/11/3~2014/11/7摘要日益复杂的电子线路使得基于原理图的设计越来越复杂，甚至不切实际。
硬件描述语言的诞生，对设计自动化起到了极大的促进和推动作用。
Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，实现了从算法级、门级到开关级的多种抽象设计层次的数字系统建模，具有仿真，验证，故障模拟与时序分析等功能。
本文利用Verilog HDL语言，采用自顶向下的设计方法设计多功能数字钟，并通过QuartusⅡ分块进行了仿真。
此程序通过下载到FPGA芯片后,可实现实际的数字钟显示，具有基本的计时显示和设置，时间校正，整点报时，12h/24h转换，闹钟设置和闹铃控制的功能。
关键词: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，数字钟AbstractThe development of electronic circuit has grown to be too complicated to be designed base on schematic diagram. The birth of HDL accelerated the development of electronic design automation drastically. Verilog HDL is one of the HDL with multiple and strong functions.In this thesis, a complex digital system is designed in the bottom-up way with Verilog HDL and is simulated by QuartusⅡ. The function of a digital clock can be realized by downloading the program to FPGA, which includes timing, time-setting, hourly chiming, 12/24transforming, bell-setting and bell-controlling.Keywords: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，Digital clock目录摘要Abstract第一章数字钟设计要求说明第二章数字钟的设计思路和工作原理第三章模块的Verilog HDL设计与仿真3.1 计数器模块3.2 基本计时顶层模块3.3 分频模块3.4 整点报时模块3.5闹钟模块3.6 LED数码管显示模块3.7 数字钟顶层模块第四章FPGA实现第五章总结5.1 遇到的问题与解决方案5.2 尚存在的不足之处5.3 收获与感悟参考文献第一章数字钟设计要求说明（一）数字钟可以正常进行基本的时，分，秒计时功能。
适用多功能数字钟摘要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。
随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD 结构，成为设计专用集成电路和其他集成电路的主流。
通过应用Verilog HDL对适用多功能数字钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。
本文的研究内容包括:应用Verilog HDL对适用多功能数字钟进行设计。
关键词：适用多功能数字钟；硬件描述语言Abstract： Verilog is the most widely used hardware description language.It can be used to the modeling, synthesis, and simulation stages of the hardware system design flow. With the scale of hardware design continually enlarging, describing the CPLD with HDL become the mainstream of designing ASIC and other IC.To comprehend Verilog HDL and get some knowledge of CPLD device, we design a block with several functions with Verilog HDL.This thesis is about to discuss the above there aspects: Design Apply to the multifunctional digital clock with Verilog HDL.Keywords：Apply to the multifunctional digital clock; hardware description languag e西华大学课程设计说明书目录1 前言 (1)1.1课题的背景和目的 (1)1.2 EDA技术的介绍 (1)1.3 EDA技术的发展 (2)1.4 EDA技术的发展趋势 (2)2 总体方案设计 (4)2.2方案比较 (4)2.3方案论证 (5)2.4方案选择 (5)3.单元模块电路简介与设计 (7)3.1 晶体振荡电路模块 (7)3.2 JTAG下载电路模块 (7)3.3显示电路模块 (7)3.4闹钟驱动电路模块 (8)3.5电源电路模块 (8)4.基于VERILOG HDL语言的软件设计 (11)5系统仿真及调试 (20)6设计总结 (23)6.1设计小结 (23)6.2设计收获 (23)6.3设计改进 (23)7致谢 (24)8参考文献 (25)附录一：CPLD中顶层模块连接图 (26)附录二：在QUARTUSII软件中利用硬件描述语言描述电路后，用RTL VIEWERS生成的对应的电路图如下 (27)1 前言随着电子技术的发展，现场可编程们陈列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子软件CAD，可以设计出自己专用的集成电路ASIC器件。
这种可编程ASIC不仅使设产品达到小型化、集成化和和高可靠性。
还减小设计成本和设计周期，而且器件据用用户可编程特性。
在现现代计算机技术和电子工艺的发展，使得现代数字系统的设计和应用进入了新的阶段。
电子设计自动化（EDA）技术在数字设计中起的作用越来越重要，新的工具和新的设计方法不断推出，可编程逻辑器件不断增加新的模块，功能也是越来越强，硬件设计语言也顺应形势，推出新的标准，更加好用，更加便捷。
1.1课题的背景和目的二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。
芯片技术的进步是推动全球信息化的动力。
因此在二十一世纪掌握芯片技术是十分有必要的。
本次课题是计算机组成原理的课程设计，这次课题旨在通过自己对所需功能芯片的设计与实现来巩固以前所学的计算机硬件基础知识，同时也提高动手实践的能力，还有为将来进行更大规模更复杂的开发积累经验。
1.2 EDA技术的介绍EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。
EDA技术是以计算机为工具，根据硬件描述语言HDL （ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。
硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。
HDL 语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。
设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。
目前，就FPGA/CPLD 开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。
1.3 EDA技术的发展可将EDA技术分为三个阶段：（1）七十年代为CAD阶段，人们开始用计算机辅助进行IC版图编辑、PCB布局布线，取代了手工操作，产生了计算机辅助设计的概念。
（2）八十年代为CAE阶段，与CAD相比，除了纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计，这就是计算机辅助工程的概念。
CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。
（3）九十年代为ESDA阶段，尽管CAD/CAE技术取得了巨大的成功，但并没有把人从繁重的设计工作中彻底解放出来。
在整个设计过程中，自动化和智能化程度还不高，各种EDA软件界面千差万别，学习使用困难，并且互不兼容，直接影响到设计环节间的衔接。
基于以上不足，人们开始追求：贯彻整个设计过程的自动化，这就是ESDA即电子系统设计自动化。
1.4 EDA技术的发展趋势目前的EDA产业正处在一场大变革的前夕，对更低成本、更低功耗的无止境追求和越来越短的产品上市压力正迫使IC供应商提供采用0.13μm或以下的千万门级的系统芯片，而这些系统芯片的高复杂性设计更加依赖于EDA供应商提供全新的设计工具和方法以实现模拟前后端、混合信号和数字电路的完全整合。
然而，这些新的需求为当代EDA 工具和设计方法带来了不少新的挑战与机会。
例如，如何在工艺上防止模拟电路与数字电路之间的干扰；现有的大部份EDA工具最多只能处理百万门级设计规模，随着IC设计向千万门级以上规模发展，现有EDA工具和方法必须进行升级。
如何融合各EDA供应商的工具，以便向IC设计界提供更高效能和更方便的RTL-to-GDSII或Conc-ept-to-GDSII整合设计环境；为保证深亚微米(0.13μm或以下)和更低内核工作电压(1.8V或以下)时代的信号完整性和设计时序收敛，必须采用新的设计方法。
半导体工艺的每一次跃升都促使EDA工具改变自己，以适应工艺的发展；反过来EDA 工具的进步又推动设计技术的发展。
可以说EDA工具是IC设计产业的背后推手。
系统芯片（SOC）正在迅速地进入主流产品的行列。
由此引发的“芯片就等于整机”的现象，将对整个电子产业形成重大的冲击。
种种迹象表明，整个电子产业正在酝酿着一场深刻的产业重组，这将为许多新兴的企业提供进入这一行业的最佳。
2 总体方案设计2.1设计内容设计一个多功能的数字钟，该数字钟具有下述功能：（1）计时功能：包括时，分，秒。
（2）定时与闹钟功能：能在设定的时间发出闹铃音。
（3）校时功能：对小时，分钟和秒能手动调整以校准时间。
（4）整点报时功能：每逢整点，产生“嘀嘀嘀嘀—嘟”，四短一长的报时音。
2.2方案比较方案一：本方案是采用模拟器件来实现具体的电子钟模块的，计时模块是由10进制，6进制，24进制计数器分别级联完成，输出的信号经过七段译码器由数码管显示出时间，再用三个锁存器模块对设定的具体时间锁存，再由比较器对设定时间和实际时间进行比较，判定是否相等来实现闹钟功能。
进制计数器锁存器（调时模块）比较器闹钟模块七段译码器电源晶振图2.1 系统总体框图方案二：本方案采用的是CPLD芯片及外围电路实现。
系统总体构成包括最小系统部分、晶振模块、电源模块、JTAG下载模块、时间显示模块、闹钟报警模块，CPLD 不仅完成对脉冲计数，完成时钟功能，还能同时对信号进行译码，能设定闹钟时间，和对设定时间比较闹时。
图2.2 系统组成框图该图是CPLD 内部原理模块图定时调时进制计数分频模块比较闹时选择显示七段译码图2.3 CPLD 内部原理框图2.3 方案论证方案一：该系统是利用数字电路中的进制计数器、译码、触发器、锁存器，比较器实现。
这种小规模数字电路搭建起来比较复杂。
在设计中用到的芯片多，控制复杂，功耗大，在一些小型的设计中还可以，电路稍微复杂，则很难控制其时序，况且输入组数不能很好的扩展。
方案二：本方案是使用复杂可编程逻辑器件的CPLD 芯片实现。
实现起来比较简单，一些功能模块在CPLD 里面用Verilog HDL 编程实现，比如这次实现的电子钟模块CPLD 一块芯片就完成了包括七段译码，进制计数，设定闹时时间模块和比较闹时模块，其实我们还可以在CPLD 内再扩展许多功能，设计方便，利于修改，且开发难度不高，很适合对于大规模的系统设计，还可以很容易在QuetusII 中仿真系统工作时序。
2.4方案选择上述两个方案最大的区别就是：方案一采用的是数字编码器等芯片，而方案二是用复杂可编程逻辑器件CPLD 。
由于本设计针对电子钟设计使用，而且要求根据相应的要求进行功能扩展，使用CPLD 在此方面更加有优势，，而且要维护方便，调试简单，稳定性好，功耗低。
基于上述两方案比较，论证，发现方案二更容易实现本次设计的要求，并且方案二的电路较简单，程序容易控制，，而且是EDA的热门技术，所以最终选择方案二。
3.单元模块电路简介与设计3.1 晶体振荡电路模块MAX ⅡEPM570的时钟电路比较简单，在其2脚DCLOCK 输入时钟信号即可。
本系统采用的20M 有源晶振。
3.3V 电源电压对其供电，其原理图如图3.1所示： 34C220pFJT32768HzRf22MR1150KC13/22pFclk门1门2晶体振荡器模块图3.1 晶振电路模块3.2 JTAG 下载电路模块JTAG 下载电路是为MAX ⅡEPM570在程序用的，其原理图如图3.2所示：43TCK 1GND 2TDO 3VCC 4TMS 5NC 6NC 7NC 8TDI 9GND10J2JTAGR210KR310KR410K VCCVCCTCKTDO TMS TDI图3.2 JTAG 下载电路3.3 显示电路模块显示电路主要作用是显示延时间和抢答组数。
