全数字锁相环毕业设计终稿样本

引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。

尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。

锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。

随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。

锁相环技术在众多领域得到了广泛的应用。

如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。

传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。

随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。

因此，对全数字锁相环的研究和应用得到了越来越多的关注。

传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。

对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路。

这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。

另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。

这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。

由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。

不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。

由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。

1摘 要随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。

本次毕业设计的主要任务是，采用0.180.18μμm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker 。

本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。

本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。

求。

关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS 工艺工艺AbstractWith the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker.This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process目 录 (11)摘 要.............................................................................................................................. (22)Abstract .......................................................................................................................... (44)第1章 绪论................................................................................................................ (44)1.1 锁相技术的发展.............................................................................................. (44)1.2 锁相环路的主要特性......................................................................................1.3 PLL锁相环的应用领域 (5)第2章 基于CMOS锁相环的电路设计 (7)2.1 锁相环的基本组成.......................................................................................... (77) (77)2.2 锁相环工作原理.............................................................................................. (88)2.3 鉴相器..............................................................................................................2.3.1 鉴频鉴相器（PFD） (9) (110)2.3.2 鉴频鉴相器设计.................................................................................. (110)2.4 环路滤波器....................................................................................................11 (11)2.5 压控振荡器....................................................................................................第3章 关于COMS锁相环的版图设计 (12) (112)3.1 电路设计........................................................................................................3.2 版图设计........................................................................................................ (112) (113)3.2.1 版图设计规则检查.............................................................................. (113)3.2.2 注意事项..............................................................................................3.3 锁相环的版图设计........................................................................................ (115) (117)第4章 结束语............................................................................................................ (118)参考文献...................................................................................................................... (119)致谢..............................................................................................................................第1章 绪论1.1锁相技术的发展 锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。

智能全数字锁相环的设计智能全数字锁相环的设计摘要：在FPGA片内实现全数字锁相环用途极广。

本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。

关键词：全数字锁相环数字环路滤波器数字单稳态振荡器1引言数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。

随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。

在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。

锁相环是一个相位误差控制系统。

它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。

所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路，其组成框图见图1示。

当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波器的参数设置。

2K计数器的参数设置74297中的`环路滤波器采用了K计数器。

其功能就是对相位误差序列计数即滤波，并输出相应的进位脉冲或是借位脉冲，来调整I/D数控振荡器输出信号的相位（或频率），从而实现相位控制和锁定。

K计数器中K值的选取需要由四根控制线来进行控制，模值是2的N次幂。

在锁相环路同步的状态下，鉴相器既没有超前脉冲也没有滞后脉冲输出，所以K计数器通常是没有输出的；这就大大减少了由噪声引起的对锁相环路的误控作用。

也就是说，K计数器作为滤波器，有效地滤除了噪声对环路的干扰作用。

显然，设计中适当选取K值是很重要的。

K值取得大，对抑止噪声有利（因为K值大，计数器对少量的噪声干扰不可能计满，所以不会有进位或借位脉冲输出），但这样捕捉带变小，而且加大了环路进入锁定状态的时间。

实验二数字锁相环
一．实验目的
1. 了解数字锁相环的基本概念
2. 熟悉数字锁相环与模拟锁相环的指标
3. 掌握全数字锁相环的设计
二．实验仪器
1.ZH5001通信原理综合实验系统一台
2.20MHz双踪示波器一台
3.函数信号发生器一台
三．实验内容
3. 同步带宽测量：
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66.1khz
同步带：66.1-62=4.1（KHz）
4. 捕捉带测量
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62.1khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66khz
捕捉带：66-62.1=3.9（KHz）
同步带略大于捕捉带
5. 调整信号脉冲观测
改变函数信号发生器输出频率，观测TPMZ05点波形的变化规律。

一种新型PID控制的全数字锁相环的设计与实现锁相环是一种能够跟踪输入信号相位的闭环自动控制系统，广泛应用于信号处理、时钟同步、倍频、频率综合等领域。

它根据输入信号和反馈信号的相位差来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。

传统的PI控制器可以消除稳态误差，保证锁定精度，但是对阻尼有不利影响。

在PI控制器中引入微分项可以改善响应速度和阻尼，保证了锁定时间，但不能减少稳态误差，因此本文提出积分分离PID控制，能够大大改善响应时间和阻尼并减少稳态误差，从而保证了锁相精度和锁相时间。

1 电路结构与工作原理1.1 全数字锁相环电路结构快速全数字锁相环的系统框图如图1所示。

鉴相器采用JK触发器，该鉴相器结构简单，鉴相范围为±π，能够满足一般工程的需要。

由于鉴相器输出的是二值高低脉冲，后需接数字滤波器来平滑其中的起伏，消除噪声和干扰脉冲的影响。

一般数字序列滤波器有两种：N 先于M序列滤波器和随机徘徊滤波器，数字滤波器不是环路滤波器，它是无惰性的，加在环路中不影响环路的阶数，仅起到滤噪抗干扰的作用。

本文采用随机徘徊滤波器。

环路滤波器采用PID控制器，能够很好地控制环路相位校正的速度和精度，相对于文献[1]的PI控制器具有更好的特性。

数字压控振荡器采用可变模的分频器。

M分频器对输出信号进行分频，以使环路得到相应的倍频信号。

1.2 电路工作原理鉴相器比较输入信号和输出信号的相位差，产生一误差高低电平脉冲序列pha。

该脉冲的宽度和输入、输出信号的相位误差是成比例的。

K序列滤波器对相位误差信号进行量化，又可以消除输入信号噪声和干扰脉冲的影响。

当pha为高电平时，K序列滤波器对fO进行加计数，当计数器溢出时，一方面向环路滤波器产生一加脉冲i，同时对计数器进行复位，重新计数。

相反，当pha 为低电平时，K序列滤波器对fO进行减计数，当计数器减为零时，一方面向环路滤波器产生一减脉冲d，同时对计数器进行复位，重新计数。

东海科学技术学院毕业设计（论文）文献综述题目：基于VHDL的全数字锁相环的设计系：机电工程系学生姓名：专业：班级：指导教师：起止日期：文献综述一、前言随着数字技术的不断发展和计算机的普及应用，全数字锁相环ADPLL ( All Digital Phase-Locked Loop)和电子设计自动化EDA（Electronic Design Automation）技术在通信、雷达、测量、医学、工业自动化、计算机应用、仪器仪表和自动化控制等领域得到了广泛的应用。

全数字锁相环（ADPLL）,是指环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。

具备可靠性高、工作稳定、调节方便等优点。

它的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A/ D 及D/ A 转换[ 1]。

电子设计自动化(EDA)是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代初从CAD(计算机辅助设计)、CAM(计算机辅助制造)、CAT(计算机辅助测试)和CAE(计算机辅助工程)的概念发展而来的。

EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作[ 11]。

设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPG刀CPLD器件，就可以得到最后的设计结果。

尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。

当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也已比较大。

安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3*******院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。

本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。

接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。

最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。

关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间Design and research of ALL Digital Phase-LockedLoopAbstractThe design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principleKeywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time目录1．绪论 (1)1.1 课题研究的目的意义 (1)1.2 锁相环的发展历程 (1)1.3 研究和发展 (2)1.4 设计工具及设计语言 (3)2. 全数字锁相环的结构与工作原理 (4)2.1 鉴相器 (6)2.2 变模可逆计数器（模数K可预置） (7)2.3 加/减脉冲控制器 (7)2.4 除H计数器 (7)2.5 除N计数器 (7)3. 全数字锁相环模块的设计与仿真 (7)3.1 鉴相器的设计 (7)3.2 数字环路滤波器的设计 (9)3.3 用VHDL语言实现除H计数器 (12)3.4 用VHDL语言实现加/减脉冲控制器 (12)3.5 除N计数器（分频器）的实现 (13)4. 全数字锁相环的整体仿真 (14)5. 结语与展望 (16)5.1 总结 (16)5.2 展望 (16)主要参考文献 (17)致谢 (18)1 绪论1.1 课题研究的目的意义本次进行研究的课题是全数字锁相环。

摘要：锁相环（简称PLL）是一种反馈控制系统,也是闭环跟踪系统，其输出信号的频率跟踪输入信号的频率。

本课题主要研究的是有关锁相环电路仿真模型的研究方法，深入探讨了锁相环的组成和工作原理及在各种电路中的应用，通过研究仿真模型及对锁相环的特性的分析，使我进一步掌握了锁相环的原理及在实际工作中的应用。

对锁相环仿真，使用MATLAB来实现是方便快捷的。

本课题介绍了锁相环电路的分类、工作原理、应用现状；建立了仿真锁相环电路捕捉过程的MATLAB模型，并进行了仿真，比较了不同种类锁相环电路的捕捉时间；对锁相环电路各种性能指标如同步带、捕捉带进行了分析，比较了两种锁相环电路的性能；最后提出了锁相环电路的改进方法，并对改进后的环路进行了仿真分析。

关键词：锁相环；鉴相器；滤波器；振荡器；MATLAB仿真Research of phase-locked loop circuit simulation model AbstractThe phase-locked loop (i.e. PLL) is one kind of feedback control system, is also the closed loop tracking system, its output signal frequency track input signal frequency. What this topic main research is the related phase-locked loop circuit simulation model research technique, discussed the phase-locked loop each aspect and the phase-locked loop the composition and the principle of work in depth, By studying the simulation model and analysis of the characteristics of the PLL，I further understand that the principle of phase-locked loop and the application in practical work. For phase-locked loop simulation's realization, use MATLAB to realize is the convenience quickly. Analyzed various performance indicators such as timing belt and capturing belt of the PLL circuit, comparing the performance of two phase-locked loop circuit and proposed the improvement of phase-locked loop circuit, and simulation to the Improved loop circuit.Key words: PLL; phase; filters; oscillators; MATLAB simulation目录1引言............................................ 错误！未定义书签。

全数字锁相环的设计及分析1 引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。

传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。

随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。

所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。

与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。

全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。

在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。

随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。

本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。

2全数字锁相环的体系结构和工作原理74XX297 是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。

ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。

K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。

这里fc是环路中心频率，一般情况下M和N都是2的整数幂。

2.1 鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。

异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。