数字电子技术基础_第六章_时序逻辑电路

第6章时序逻辑电路一、选择题1．下列逻辑电路中哪个是时序逻辑电路：（）。

[江苏大学2016研]A．二进制译码器B．二进制加法器C．移位寄存器D．数据选择器【答案】C【解析】ABD三项都属于组合逻辑电路，C项移位寄存器是由触发器组成的，具有存储功能，它属于时序逻辑电路。

2．同步时序电路和异步时序电路比较，其差异在于后者（）。

[重庆大学2015研] A．没有触发器B．没有统一的时钟控制C．没有稳定状态D．输出只与内部状态有关【答案】B【解析】A项是组合逻辑电路和时序逻辑电路的区别；C项是无稳态电路与稳态电路的区别；D项是米勒型电路和摩尔型电路的区别。

3．对于状态表6-1，下列说法正确的是：（）。

[北京邮电大学2015研]表6-1A．状态A和B肯定等价B．状态D和E肯定等价C．状态A和C肯定等价D．状态B和F肯定等价【答案】B【解析】根据状态表6-1可知，状态D和E在输入0后，次态都为自身且输出Z＝0，而在输入1后，次态都变为C且输出Z＝0。

所以，可以视为两者状态等价，同样的分析方法用于A、C、D三项，可以发现这三个选项是错误的。

二、填空题1．时序电路中“等价状态”是______，在实际应用中起______作用。

[重庆大学2014研]【答案】相同的输入下，输出相同且次态也相同；化简【解析】状态等价是指在相同的输入变量条件下，次态相同且输出也相同，等价的状态主要用于化简状态转换表，也就是减少电路的状态数量，可以优化构成相应电路的硬件结构。

2．一个模值为6的计数器，状态转移图如图6-1所示，若初始状态为000，则经过100个CP脉冲后，其状态为______。

[北京邮电大学2015研]图6-1【答案】110【解析】每经过一个CP脉冲，计数器的状态按照顺序变化一次，100/6＝16···4，所以经过了100CP脉冲后，计数器循环了16个完整计数周期，然后又进行了4次状态变化，所以此时状态为110。

第六章 时序逻辑电路（14课时）本章教学目的、要求：1．掌握时序逻辑电路的分析方法。

2．掌握常用时序逻辑部件：寄存器、移位寄存器、由触发器构成的同步二进制递 增计数器和异步十进制递减计数器，及由集成计数器构成任意进制计数器。

3．熟悉常用中规模集成时序逻辑电路的逻辑功能及使用方法。

4．掌握同步时序逻辑电路的设计方法。

重点：时序逻辑电路在电路结构和逻辑功能上的特点；同步时序逻辑电路的分析方法；常用中规模集成时序逻辑电路的逻辑功能及使用方法；由集成计数器构成任意进制计数器。

难点：同步时序逻辑电路的设计方法第一节 概述（0.5课时）一、定义：1．定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。

2．例：串行加法器：指将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。

需具备两个功能：将两个加数和来自低位的进位相加， 记忆本位相加后的进位结果。

全加器执行三个数的相加运算， 存储电路记下每次相加后的运算结果。

CP a i b i c i-1(Q ) s i c i (D )0 a 0 b 0 0 s 0 c 0 1 a 1 b 1 c 0 s 1 c 1 2 a 2 b 2 c 1 s 2 c2 3．结构上的特点：①时序逻辑电路通常包含组合电路和存储电路两部分，存储电路（触发器）是必不可少的；②存储器的输出状态必须反馈到组合电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。

∑CI COCLKC1<1DQ 'Qia ic i-1c ib is 串行加法器电路二、时序电路的功能描述原状态：q1, q2, …, q l新状态：q1*，q2 *，…，q l*1．逻辑表达式。

Y = F [X，Q] 输出方程。

Z = G [X，Q] 驱动方程（或激励方程）。

Q* = H [Z，Q] 状态方程。

2．状态表、状态图和时序图。

三、时序电路的分类1. 按逻辑功能划分有：计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。

第6章时序逻辑电路6.1复习笔记本章系统地讲述了时序逻辑电路的工作原理和分析方法、设计方法。

首先讲述了时序逻辑电路在逻辑功能和电路结构上的特点以及分析时序逻辑电路的具体方法和步骤。

然后介绍了移位寄存器、计数器、顺序脉冲发生器等各类时序逻辑电路的工作原理和使用方法。

最后介绍了时序逻辑电路的竞争-冒险现象。

一、概述时序电路称为状态机（简称SM）、有限状态机（FSM）或算法状态机（ASM），工作时在电路的有限个状态间按一定的规律转换，关于时序电路的要点总结如表6-1-1所示。

表6-1-1时序电路要点总结二、时序逻辑电路的分析方法1．同步时序逻辑电路的分析方法分析一个时序电路，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。

由于同步时序电路中所有触发器都是在同一个时钟信号操作下工作的，因此分析方法比较简单。

分析同步时序电路时一般按如下步骤进行：（1）由逻辑图得到每个触发器的驱动方程；（2）将驱动方程代入相应触发器的特性方程，得到状态方程；（3）得到整个时序电路的状态方程组；（4）根据逻辑图得到电路的输出方程。

2．时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图（1）状态转换表：①状态方程和输出方程中代入任意一组输入变量及电路初态的取值；②计算出电路的次态和现态下的输出值；③将其再代入状态方程和输出方程；④得到一组新的次态和输出值；⑤将所有计算结果列成真值表的形式，得到状态转换表。

（2）状态转换图：将电路的各个状态用圆圈表示，状态转换方向用箭头表示。

箭头旁注明状态转换前的输入变量取值和输出值。

输入变量取值通常写在斜线以上，输出值写在斜线以下。

（3）状态机流程图（SM图）：SM图表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。

SM图常用图形符号见表6-1-2。

表6-1-2SM图常用图形符号（4）时序图：在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图称为时序图。

数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。

答案.反馈置数法2.(318)时序逻辑电路由( ) 和( ) 两部分组成。

答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。

答案. 84.(335)集成计数器的级联方式有（）和（）两种方式。

答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。

答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。

答案. 237.(331)计数器的模表示计数器的（）计数长度。

答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。

答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。

答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的( ) 无关。

（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326) 时序逻辑电路的功能描述有 ( ) 、 ( ) 、 ( ) 、 ( ) 。

答案. 逻辑方程式 状态表 状态图 时序图12.(330) 异步时序电路中的各触发器的状态转换 （ ）同一时刻进行的。

答案. 不是在13.(336) 一个4位的环形计数器有（ ）个状态。

答案. 414.(325) 时序逻辑电路可分为 （ ） 和 ( ) 两大类。

答案. 同步时序电路 异步时序电路15.(354) 分析如图7307所示电路，说明其功能。

图7307输 入输 出CR LD T CT P CT CP 3D 2D 1D 0D 3Q 2Q 1Q 0QCO0 × × × × × × × × 000 10××↑3d 2d 1d 0d 3d 2d 1d 0d1111↑×××× 计数 110×××××× 保持 11××××××保持答案. 经分析知，采用了74LS160的同步置数功能。

第6章　时序逻辑电路一、选择题1．一个六位二进制减法计数器，初始状态为000000，问经过203个输入脉冲后，此计数器的状态为（）。

[电子科技大学2008研]A．110011B．110101C．111000D．110110【答案】B【解析】六位减法器的计数周期为；203%64＝11，即从000000经过11个6264计数周期，输出状态变为110101。

2．为了把串行输入的数据转换为并行输出的数据，可以使用（）。

[北京科技大学2010研]A．寄存器B．移位寄存器C．计数器D．存储器【答案】B【解析】移位寄存器能能够串行输入串行输出，并行输入并行输出，串行输入并行输出。

3．一个四位二进制码加法计数器的起始值为1001，经过100个时钟脉冲后的值为（ ）。

[北京邮电大学2010研]A ．1110B ．1111C ．1101D ．1100【答案】C【解析】1001经过16的倍数个周期后仍为1001，即96个时钟脉冲后计数器显示1001，再经历4个时钟脉冲，即100个时钟脉冲时，计数为1001＋0100（4）＝11014．某计数器的状态转换图如下图所示，该计数器的模为（ ）。

[电子科技大学2010研]A ．三B ．四C ．五D ．八图6-1【答案】C【解析】循环状态的有5个，也就是说当计数器使用的过程中只有这5个状态才能保持一直计数。

二、填空题1．8级扭环计数器的状态转换圈中，无效状态有______个。

[电子科技大学2008研]【答案】240【解析】n 级扭环计数器的无效状态共有：个。

22n n 2．用移位寄存器产生1101010序列，至少需要______位的移位寄存器。

[电子科技大学2010研]【答案】6【解析】共七位序列数，由于采用移位寄存器，而且状态在序列中没有循环，移位寄存器在传输过程中数据是一次传递的，所以需要至少6位移位寄存器。

表6-13．一个三级环形计数器的初始状态是Q2Q1Q0＝001（Q2为高位），则经过40个时钟周期后的状态Q2Q1Q0＝______。

第六章时序逻辑电路1.解：状态迁移图计数器的计数模为六。

2.（1）由所给方程画出逻辑图(2)该电路是异步电路，对异步电路的分析，主要注意每一级触发器的时钟。

对Q2、Q3而言，因为其J=K=1，每一时钟下降沿必翻转，即在Q1由1→0时，Q2翻转一次；同样，Q2由1→0时，Q3翻转一次。

为了判断电路的计数模，应先作出状态迁移表。

该电路为一个具有自启动能力的异步模九计数器(3) 由上述状态迁移表，可画出状态迁移图，如图所示。

2. 解 由波形图直接得状态迁移关系。

由此可看出该计数器是一个同步模六递减计数器。

由状态迁移表、作出卡诺图，从而求得各级触发器的特征方程，再与JK 触发器特征方程n nn Q K Q J Q+=+1相比较，即可得激励方程：nAn B nC A nAB nAC A n Cn A B nB n AC nAn A nB n A nB nC nA nB n Cn A nC nB nA n C Q Q Q C K Q K Q K J Q Q J Q Q J Q Q Q Q Q Q Q Q Q Q Q Q Q Q ========+=+=+++11111迁移表卡诺图 如选D 触发器，则激励方程为：nAn B nC nAA n CnA nB n A B nCn A nC nB nA C nAn A n C nA nB n A n B n Cn A nC n B n A n C Q Q Q C QD Q Q Q Q D Q Q Q Q Q D Q Q Q Q Q Q Q Q Q Q Q Q Q ==+=+==+=+=+++111由激励方程画出逻辑图。

D 触发器电路图。

最后还应检验自启动能力： 110→011； 111→110 显然该电路具有自启动能力。

3. 解：写出方程 激励方程：nnn Q Q D Q D 21211⊕==特征方程：nnn n n Q Q QQ Q 2112111⊕==++状态真值表状态迁移图该电路为同步四进制加法计数器。

第六章时序逻辑电路（选择、判断共30题）一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。

A.工作速度高B.触发器利用率高C.电路简单D.不受时钟C P控制。

2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。

A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是。

A.变量译码器B.加法器C.数码寄存器D.数据选择器4.N个触发器可以构成最大计数长度（进制数）为的计数器。

A.NB.2NC.N2D.2N5.N个触发器可以构成能寄存位二进制数码的寄存器。

A.N-1B.NC.N+1D.2N6．五个D触发器构成环形计数器，其计数长度为。

A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者。

A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421B C D码计数器至少需要个触发器。

A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。

A.2B.3C.4D.810．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。

A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。

A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。

A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。

A.10μSB.80μSC.100μSD.800m s 14.若用J K 触发器来实现特性方程为，则J K 端的方程为 。

AB Q A Q n 1n +=+A.J =A B ，K = B.J =A B ，K = C.J =，K =A B D.J =，K =A B B A +B A B A +B A 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。