半导体器件物理进展第六章其它特殊半导体器件简介Introduction to other Special Semiconductor Devices本章内容提要：LDMOS、VDMOS等高压功率器件 IGBT功率器件简介SOI器件与集成电路电荷耦合器件的原理与应用1. LDMOS、VDMOS功率器件（1）MOSFET作为功率器件的优势：MOSFET为多子（多数载流子）器件，电流温度系数为负值（由迁移率随温度的变化引起），不会发生双极型功率器件的二次击穿现象（由Iceo，β随温度的升高而引起）；没有少子（少数载流子）的存贮效应，开关响应速度较快；栅极输入阻抗较高，所需的控制功率较小；具有一定的功率输出能力，可与控制电路集成在一起，形成Smart Power IC，例如LCD显示器的高压驱动电路（Driver）。
（2）MOSFET的击穿特性：（A）导通前的击穿：源漏穿通：早期的解释：随着源漏电压增大，→源漏耗尽区不断展宽，直至相碰到一起，→导致发生源漏穿通效应（这里仍然采用的是平面PN结耗尽区的概念，尽管可能不是十分准确）；目前的理解：由于DIBL效应引起的源漏穿通，与器件的沟道长度及沟道掺杂分布有关，其特点是（与PN结的击穿特性相比）击穿特性的发生不是非常急剧，换句话说，器件的击穿特性不是十分陡直的硬击穿，而是比较平缓的软击穿特性。
漏端PN结击穿：比单纯的非MOSFET漏区的PN结击穿电压要低（原因：受场区离子注入、沟道区调开启离子注入等因素的影响），由于侧向双极型晶体管的放大作用，使得BV PN 有所下降（类似BV CEO 小于BV CBO ），不同点在于MOS器件的衬底（相当于BJT器件的基区）不是悬空的，而是接地（只是接地电阻可能偏大），这种击穿特性的特点是雪崩电流的发生比较急剧，发生雪崩效应之前的反向电流也很小。
（B ）导通后的击穿：主要是由于侧向双极型晶体管效应所导致，特别是由于器件衬底电流的影响，将使源衬PN 结出现正偏现象，致使侧向双极型晶体管效应更为严重。
MOSFET导通后的击穿现象：（C）提高MOSFET击穿电压的有效方法：在器件的漏区周围增加低掺杂的过渡区，以减小漏端峰值电场强度，从而提高器件的击穿电压。
（3）高压MOS器件结构的电场分析：N-区的作用：当高压MOS器件截止时，N-区为耗尽层的过渡区；当器件导通时，N-区则相当于一个串联电阻。
器件截止时的漏端电场分析：N-区的耗尽是从器件沟道的末端逐步展开的，假定最后所加的源漏电压VDS 刚好将N-区完全耗尽，按照平面PN结近似，则漏端耗尽区中的最大电场强度为：S DD M LqN Eε=高压MOS器件漏端电场分布情况分析：漏端耗尽区中的最大电场为S DD M LqN Eε=假定外加电压基本上都降落在N-区上（这对应于单边突变PN结、沟道截止的情况，是一个基本合理的假设），则相应的所加源漏电压V DS 为：S D D DSL qN V ε22≈由此得到：SDSD M V qNE ε2=器件发生击穿时，其最大电场是确定的，即为半导体材料的击穿电场强度，对硅材料，即：cm V E E C M /1055×≈=由此得到器件的击穿电压为：DCS DS qN E BV 22ε=关于器件N-区的优化：为确保所需的击穿电压，N-区的掺杂浓度要足够低，N-区的长度也要足够长；但是N-区的掺杂浓度过低，N-区的长度过长，将会使器件的串联电阻大大增加。
一般在进行高压MOS 器件的优化设计时，依据击穿时的最大电场强度，按照所需的击穿电压首先确定N-区的掺杂浓度，然后再求出对应的N-区长度。
由上式可见，在MOS 器件N-区长度L D 足够长的前提下，适当降低N-区的掺杂浓度，可以提高器件的最大击穿电压。
（4）DDD（Double Diffused Drain）器件结构与漏阱过渡方案：主要优点：如图所示，器件的漏端PN结处于全保护状态，即不但保护了沟道-漏端PN结的击穿，也保护漏-衬PN结的击穿。
串联的耗尽型MOS器件的作用：减小串联电阻，但不影响截止时的过渡区；另外耗尽型MOS器件的饱和特性可大大减小源漏电流的上翘现象。
（5）LDMOS（Lateral Double-Diffused MOS）器件：器件结构特点：采用源区双扩散结构，利用P型杂质比N型杂质扩散速度快的特点，由二者的扩散结深之差形成器件的导电沟道和有效沟道长度，另外结构上在器件漏端包含一个串联的耗尽型NMOS器件。
性能特点：可提供高压、大电流和中等输出功率，另外器件结构上容易形成较大的栅-漏寄生电容，具有米勒效应（Miller Effect），对器件的高频性能会有较大的负面影响。
（6）VDMOS（Vertical Double -Diffused MOS）器件：性能特点：通过多单元组合和外延层厚度及掺杂浓度的优化，可望提供高电压、大电流和中等的输出功率（通常高于LDMOS器件）。
器件结构特点：同样采用双扩散结构，利用P型杂质比N型杂质扩散速度快的特点，由二者的扩散结深之差形成器件的导电沟道和有效沟道长度，但其漏极为衬底（在垂直方向），因此该结构仅适用于高压、大电流的分立器件，不利于单片集成化。
（7）实际CMOS工艺中的高压MOS器件实现方案：2.IGBT（绝缘栅双极型晶体管，Insulated Gate Bipolar Transistor）功率器件简介（1）器件基本结构：类似VDMOS器件，只是将N＋衬底改换成了P＋衬底，这种改换巧妙地将双极型器件中的电导调制效应引入到了N型漂移区中，从而大大降低了器件的导通电阻。
其中的发射极（Emitter）有时也称作阴极（Cathode），收集极（Collector）有时也称作阳极（Anode）。
右图所示为IGBT器件中一个单元的剖面结构示意图国际电工委员会IEC在其TC(CO)1339号文件中对IGBT器件中的各个区域做了如下的命名规定，即继续沿用MOSFET的命名原则，将上述N＋区称为源区或源极，N－外延层称为漏区，源区和漏区之间的P型区称为亚沟道区（Sub-channel region），控制栅仍称为栅极，P＋衬底称为漏注入区（Drain Injector）或漏极，这是IGBT器件特有的功能区，它与漏区及亚沟道区一起构成了一个PNP型的双极型晶体管，并起到发射区的作用，向漏区注入空穴，进行电导调制，从而降低IGBT器件的通态压降。
另外，为了兼顾传统的习惯，IEC同时也规定，源区或源极（S）也可称为发射极（E），漏极（D）也可称为收集极（C）。
IGBT器件的等效电路：IGBT器件的等效电路可由一个NMOS晶体管和一个PNP 型的双极晶体管构成。
注意：图中In 为通过NMOS晶体管的沟道电子电流给PNP型双极晶体管基区提供的基极电子电流。
IGBT器件在电路中常用的符号（2）工作原理分析：反向关断状态：当收集极上外加的电压相对于发射极为负值时，器件下方的PN结J 1将处于反偏状态，因此无电流流过IGBT器件，外加的反向负电压主要降落在N型漂移区上，故器件对反向负电压具有较高的反向阻断能力；正向关断状态：当收集极上外加的电压相对于发射极为正值时，如果器件的栅极电压为零（即栅极与发射极相连），此时器件上部的PN结J 2将处于反偏状态，因此仍然无电流流过器件，外加的正向电压也同样是主要降落在N型漂移区上，器件也同样具有较高的正向阻断能力；正向导通状态：当收集极上外加的电压相对于发射极为正值，且栅极相对于发射极的电压也足够高，使得栅极下面的P型区表面达到反型，此时电子由N＋发射区流向N型漂移区，给垂直结构的PNP晶体管提供基极电流。
由于该PNP双极型晶体管的发射结J 1处于正偏状态，通过晶体管的放大作用，器件具有较强的正向电流导通能力；通过金属连线将PN结J 3短路，从而使寄生的PNPN晶闸管效应得到抑制，保证器件可以有效地关断；IGBT由于出色地将MOSFET和双极型晶体管的优点结合在一起，它自二十世纪八十年代诞生以来，已经逐步发展成为最受瞩目的高压功率器件之一。
3. SOI器件与集成电路SOI技术（绝缘层上硅，Silicon On Insulator），最早是从SOS（蓝宝石上硅，Silicon On Sapphire）技术发展过来，目前制备SOI材料的技术主要有ELO （外延横向过生长，Epitaxial Lateral Overgrowth）、SIMOX（注氧隔离，Separation by IMplantation of Oxygen）和SDB（硅片直接键合，Silicon Direct Bonding）等方法。
SOI技术的优点：利于三维集成，可望实现高密度集成电路；源漏PN结寄生电容减小，便于实现超高速；抗辐射，可用于航天和军事武器装备中；彻底消除了体硅CMOS器件结构中所固有的Latch-up效应。
辐射对半导体器件造成的影响主要分两大类：硬损伤和软失效。
硬损伤主要是由各种高能射线对器件造成的辐射损伤和特性退化；软失效则是当高能粒子穿过器件中的耗尽区，沿着其运动轨迹将激发大量电子-空穴对，产生光电流，从而造成电路中的动态信息丢失甚至静态逻辑翻转。
在SOI器件中，由于没有大面积的阱区，仅有垂直的源漏PN结侧面，结面积很小，且衬底是绝缘层，无电流通路，因此其抗辐射能力较强。
SOI器件中彻底消除了体硅CMOS电路中固有的寄生PNPN结构，因此从根本上杜绝了Latch-up效应的发生，提高了电路的可靠性。
厚膜SOI器件与薄膜SOI器件：（部分耗尽SOI器件与全耗尽SOI器件，即Partially Depleted 器件和Fully Depleted器件，简称PD SOI和FD SOI，区别在于硅薄膜中是否存在中性区。
）背栅耦合效应：所谓背栅耦合效应，是指SOI上的硅薄膜与绝缘衬底的界面处以及背面氧化层中往往会有正电荷存在，这样就会对器件的沟道有影响，特别是对于SIMOX的SOI衬底，其背面氧化层的厚度一般不是很大，背栅效应就会更加明显。
对于厚膜SOI器件（部分耗尽器件），由于存在中性屏蔽区，所以背栅一般不会影响表面沟道，但是有可能会形成背面的漏电沟道；对于薄膜SOI器件（全耗尽器件），一共有四方面的电荷（源PN结电荷、漏PN结电荷、表面栅界面电荷与栅电荷、背栅电荷）共同决定器件的开启电压，但是基本上不存在背面的漏电沟道。
SOI器件的漏电分析：SOI器件通常漏电流比较大，其原因主要是：（1）SOI薄膜材料的缺陷密度比较高，其中少数载流子的寿命较短，导致的产生电流较大；（2）器件有源区边缘的表面存在较多缺陷，因此有源区边缘处往往存在漏电通道；（3）厚膜SOI器件的背面存在寄生沟道漏电等。
