数字逻辑设计基础

D触发器

建立时间和保持时间不满足时，D触发器 可能会进入亚稳态。 亚稳态：在同步系统中，如果触发器的setup time /
hold time不满足，就可能产生亚稳态，此时触发器输出 端Q在有效时钟沿之后比较长的一段时间处于不确定的 状态，在这段时间里Q端毛刺、振荡、固定的某一电压 值，而不是等于数据输入端D的值。这段时间称为决断 时间（resolution time）。经过resolution time之后Q端 将稳定到0或1上，但是究竟是0还是1，是随机的，与输 入没有必然的关系。

冒险(risk)：信号在器件内部通过连线和逻辑单 元时，都有一定的延时。延时的大小与连线的 长短和逻辑单元的数目有关，同时还受器件的 制造工艺、工作电压、温度等条件的影响。信 号的高低电平转换也需要一定的过渡时间。由 于存在这两方面因素，多路信号的电平值发生 变化时，在信号变化的瞬间，组合逻辑的输出 有先后顺序，并不是同时变化,往往会出现一些 不正确的尖峰信号，这些尖峰信号称为"毛刺"。 如果一个组合逻辑电路中有"毛刺"出现，就说明 该电路存在冒险。

竞争(Competition): 在组合逻辑电路中，某个输入 变量通过两条或两条以上的途径传到输出端，由于 每条途径延迟时间不同，到达输出门的时间就有先 有后，这种现象称为竞争。把不会产生错误输出的 竞争的现象称为非临界竞争。把产生暂时性的或永 久性错误输出的竞争现象称为临界竞争。
组合逻辑电路——竞争与冒险
D触发器

D触发器分为电平触发和边沿触发两种。 在数字电路中所说的D触发器一般指的就 是边沿触发D触发器。
D触发器

建立时间和保持时间（以上升沿触发的D 触发器为例）

建立时间Tsetup：D端锁存的信号需要最迟在 时钟上升沿到来前一段时间（Tsetup）就稳 定输入到D端；

保持时间Thold：D端锁存的信号需要在时钟 上升沿到来之后一段时间（Thold）之内保持 信号的稳定。

但是，数字电路并不仅仅是由组合逻辑构 成，数字电路的另一个重要组成部分就是 存储器。
D触发器

在数字电路中，常用的存储原件有两种， 一种是由晶体管构成的锁存/触发器，另 外一种是由电容的充放电构成的大规模存 储器，如RAM、ROM等。
D触发器
D触发器是在双稳态电路的基础上构建起来 的存储原件。下图中的RS触发器是一种基本的双 稳态电路。
逻辑电路中常用器件及设计方法
逻辑电路中常用器件


D触发器
FIFO


RAM
逻辑门 多路选择器（MUX） ……
状态机

状态机：包含一组状态集（states）、一 个起始状态（start state）、一组输入符 号集（alphabet）、一个映射输入符号和 当前状态到下一状态的转换函数 （transition function）的计算模型。
数字逻辑设计基础
pengball
主要内容

基础知识回顾

实验

设计流程

交通灯实验
MOS逻辑门电路

MOS晶体管
MOS逻辑门电路
增强型NMOS管工作原理
MOS逻辑门电路
反相器
练习：用mos管搭建一个2输入与门
MOS逻辑门电路

数字电路的基本元素就是0/1，mos晶体管 组成的组合逻辑电路能很好的体现出数字 电路的二进制特性
时序逻辑电路

上图中，存储电路可以使D触发器，也可 以是FIFO、RAM等存储器件。但是无论是 何种存储器件，其必然会将数据存储一段 时间，而最小的存储时间，通常就是数字 电路的时钟周期。
时序逻辑电路


同步时序电路：电路中只有一个时钟
异步时序电路：电路中有不同的时钟

在异步时序电路中，很容易出现亚稳态现 象。为了防止亚稳态的出现，通常不建议 使用异步时序电路。如果必须要有异步时 序电路，需要做严格的防止亚稳态的处理。
状态机


经Байду номын сангаас状态机案例——交通灯
在一个智能交通路口，如果没有行人，车 道上将一直绿灯，人行道一直红灯；如果 有行人按下路边按钮，车道将在30秒后变 为黄灯，3秒后变为红灯，此时人行道变 为绿灯；30秒后，人行道变为红灯，车道 变为绿灯。请画出状态转换图
状态机
状态机的写法

利用verilog语言，状态机一般有一段式、 两段式、三段式三种写法

时序逻辑电路

当数字电路需要实现复杂的功能时，很多 时候需要用寄存器记录下当前的状态作为 下次逻辑运算的输入，此时数字电路的输 出不仅仅与当前输入有关，还与数字电路 内部的当前状态有关
时序逻辑电路

时序逻辑电路既包含了逻辑计算功能，又 包含了记录当前电路状态的功能，所以， 其普遍结构可以简化为下图所示：
组合逻辑电路——竞争与冒险

竞争冒险(Competition risk)产生原因：由 于延迟时间的存在，当一个输入信号经过 多条路径传送后又重新会合到某个门上， 由于不同路径上门的级数不同，或者门电 路延迟时间的差异，导致到达会合点的时 间有先有后，从而产生瞬间的错误输出。
组合逻辑电路——竞争与冒险

消除方法：
1、修改设计法:

a、代数法，在产生冒险现象的逻辑表达式上，加上冗余项或乘 上冗余因子； b、卡诺图法，将卡诺图中相切的圈用一个多余的圈连接起来。


2、选通法: 在电路中加入选通信号，在输出信号稳定后， 选通允许输出，从而产生正确输出。 3、滤出法: 由于冒险脉冲是一个非常窄的脉冲，一二可 以在输出端接一个几百微法的电容，将其滤出掉。

D触发器

亚稳态的解决方案

使用单一时钟
跨时钟域使用多级触发器级联
使用格雷码
更多：请查阅相关异步FIFO的例子
组合逻辑电路

组合逻辑电路是由各种逻辑门电路组成的 电路，其特点是：输出信号随输入信号变 化，中间间隔时间为该组合逻辑电路的延 时。
单个逻辑门就是最简单的组合逻辑电路

组合逻辑电路——竞争与冒险