一种基于VHDL语言的数字频率计设计

基于VHDL语言的数字频率计的设计方案
1.引言数字频率计是通讯设备、计算机、电子产品等生产领域不
可缺少的测量仪器。

由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。

通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统简化，提高整体的性能和可靠性。

采用VHDL编程设计的数字频率计，除了被测信号的整形部分，键输入和数码显示以外，其他都在一片FPGA上实现，从而让整个系统非常精简，让其具有灵活的现场更改性，在不改变硬件电路的基础上，进一步改进提高系统的性能，使数字频率计具有高速，精确度高，可靠性强，抗干扰等优点，为数字系统进一步的集成创造了条件。

2.数字频率计的工作原理
频率测量方法中，常用的有直接测频法、倍频法和等精度测频法。

中直接测频法是依据频率的含义把被测频率信号加到闸门的输入端，只有在闸门开通时间T（以ls计）内，被测（计数）的脉冲送到十进制计数器进行计数。

直接测频法比其他两个方案更加简单方便可行，直接测频法虽然在低频段测量时误差较大，但在低频段我们可以采用直接测周法加测量，这样就可以提高测量精度了。

直接周期测量法是用被测周期信号直接控制计数门控电路，使主门开放时间等于Tx,时标为Ts的脉冲在主门开放时间进入计数器。

设在Tx期间计数值为N,可以根据Tx=N乘以Ts来算得被测信号周期。

因此本文采用低频测周，高频测频的方法来提高精度，减小误差。

3.主要功能模块的实现
该系统设计的控制器是由状态机实现，通过在不同测量档位，选择合理的时基信号频率降低误差，确定各状态转移条件和状态名，采用低频档位测周，。

关于数字频率计设计[摘要]本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。

该频率计采用VHDL语言程序与原理图相结合的方法，极大地减少了硬件资源占用。

该数字频率计测量范围为0到9999HZ，基准频率为1HZ，结果用4只7段数码管显示十进制结果。

中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。

仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快。

[关键词]数字频率计；控制电路；计数电路；锁存电路With regard to the design of digital frequency meter[Abstract] The present report describes a large-scale programmable logic chip design carrier, in the end by a top-tiered design, multi-function digital frequency meter design methods. The frequency counter using VHDL language programs, and the method of combining schematic, greatly reducing the hardware footprint. The digital frequency meter measurement range from 0 to 9999HZ, the base frequency of 1HZ, the results with the four 7-segment LED display decimal results. Intermediate used for setting up control circuit, counting circuit, latch circuit and decoding circuit modules. The simulation results show that the digital frequency meter high-performance, design language flexibility, hardware simpler and faster.[Key words]digital frequency meter; control circuit; counting circuit; Latch Circuit目录摘要 (I)Abstract (II)第1章引言 (3)第2章VHDL的简述 (4)2.1 VHDL的发展 (4)2.2 VHDL的特点 (4)2.3 VHDL语言结构 (4)2.3.1 实体（ENTITY） (5)2.3.2结构体（ARCHITECTURE） (6)2.4 VHDL软件设计简介 (6)第3章频率计方案的设计 (8)3.1 方案一 (8)3.2 方案二 (11)3.3 方案比较 (12)3.4 方案改造 (12)第4章利用VHDL语言设计频率计 (13)4.1 系统功能的分析与电路设置 (13)4.2 测频原理 (13)4.3 测频模块工作描述及VHDL程序 (13)4.3.1 计数模块（CNT10） (13)4.3.2 锁存模块(REG16B) (14)4.3.3 控制模块（TESTCTL） (15)4.3.4 译码模块（DISPLAR） (15)4.3.5 测频主系统实现（FREQ） (16)4.3.6 原理图的制作 (18)第5章数字频率计仿真及分析 (19)5.1 MAX+PLUS II的特点 (19)5.2 MAX+PLUS II的编译、仿真简介 (19)5.3 多功能数字频率计编译及仿真 (20)5.3.1 编译结果的记载 (20)5.3.2 仿真结果的记载 (22)5.4 引脚锁定 (23)5.5 程序的下载和测试 (24)第6章实验过程中遇到的问题及分析 (25)结论 (25)致谢 (26)参考文献 (27)附录 (28)附录一方案一总程序 (28)附录二原理图 (34)附录三实验结果记录 (35)第1章引言随着计算机技术和半导体技术的发展，传统的硬件电路电路设计方法已大大落后于当今技术的发展，一种崭新的、采用硬件描述语言的硬件电路设计方法已经兴起，这是电子设计自动化（EDA）领域的一次重大变革。

基于VHDL设计的频率计专业：信息工程学号：姓名：一、实验任务及要求1、设计一个可测频率的数字式频率计，测量范围为1Hz～12MHz。

该频率计的逻辑图如图所示。

2、用层次化设计方法设计该电路，编写各个功能模块的程序。

3、仿真各功能模块，通过观察有关波形确认电路设计是否正确。

4、完成电路设计后，用实验系统下载验证设计的正确性。

二、设计说明与提示由上图可知8位十进制数字频率计，由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。

1、测频控制信号发生器设计要求。

频率测量的基本原理是计算每秒种内待测信号的脉冲个数。

这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同不控制。

当TSTEN高电平时允许计数、低电平时停止计数，并保持其所计的数。

在停止计数期间，首先需要一个锁存信号Load的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。

设置锁存器的好处是为了显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作做准备。

测频控制信号发生器的工作时序如下图。

为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时使其值翻转。

其中控制信号时钟CLK的频率1Hz，那么信号TSTEN的脉宽恰好为1秒，可以用作闸门信号。

然后根据测频的时序要求，可得出信号Load和CLR_CNT 的逻辑描述。

由图可见，在计数完成后，即计数使能信号TSTEN在1秒的高电平后，利用其反相值的上跳沿产生一个锁存信号Load，0.5秒后，CLR_CNT产生一个清零信号上跳沿。

高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真（TIMING SIMULATION），防止可能产生的毛剌。

JIU JIANG UNIVERSITY毕业论文（设计）题目基于VHDL的频率计设计英文题目 The frequency meter based on VHDL design 院系电子工程学院专业电子信息工程九江学院学士学位论文摘要数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。

它不仅可以测量正弦波、方波、三角波、尖脉冲信号，而且还可以测量它们的周期。

经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。

因此数字频率计在测量物理量方面应用广泛。

本设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，而且还能对其他多种物理量进行测量。

具有体积小、可靠性高、功耗低的特点。

采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。

关键字：VHDL语言；频率计；FPGA基于VHDL的频率计设计The frequency meter based on VHDL designAbstractDigital frequency meter is directly with a decimal number to display the measured signal frequency of a measuring device. It not only can measure the sine wave, square wave, triangle wave, pulse signal, but also can measure their cycle. Modified, and can measure pulse width, into a digital pulse width measuring instrument; Add the sensors in the circuit, but also can be made into digital pulse apparatus, meter, etc. So the digital frequency meter has been widely applied in measuring physical quantities. This design with VHDL on the CPLD device to realize digital frequency meter frequency measurement and control system, can use decimal digital display measured signal frequency, but also to measure a variety of other physical quantities. With the characteristics of small volume, high reliability, low power consumption. VDHL programming design was adopted to realize digital frequency meter, in addition to the measured signal of the plastic part and digital display, key input parts, all on a FPGA chip, the whole system is very compact, and with flexible field is modified.Key Words：VHDL language; Frequency meter; FPGA九江学院学士学位论文目录摘要 (I)The frequency meter based on VHDL design (II)Abstract (II)第一章绪论 (1)1．1课题的研究背景 (1)1．2频率计发展现状 (1)第2章数字频率计的要求 (3)2.1 主要技术指标 (3)2.2 课题的研究内容 (3)第3章数字频率计的方案设计 (4)3.1 基本原理 (4)3.1．1 频率计测量频率的设计原理 (4)3.1.2频率计测量频率的原理图 (4)3.2 设计流程图 (5)第4章数字频率计各模块功能介绍 (6)4.1频率控制模块的VHDL语言源程序 (6)4.1.1 频率控制模块的程序如下： (6)4.1.2 频率控制模块CNT12 (7)4.2十进制加法计数器CNT10的VHDL语言源程序 (7)4.2.1 十进制计数器的程序 (7)4.2.2 十进制计数器的顶层设计 (9)4.3系统模块的VHDL语言源程序 (9)4.3.1系统模块的设计 (9)4.3.2 系统模块的程序 (9)4.4 锁存器LOCK的VHDL语言源程序 (13)4.4.1 锁存器LOCK的程序 (13)4.4.2 锁存器LOCK顶层设计图 (14)4.5 译码模块DECODER的VHDL语言源程序 (15)4.5.1 译码模块DECODER的程序 (15)4.6四选一选择器MUX41的VHDL语言源程序 (16)4.6.1 MUX41程序 (16)4.7 四进制计数器CNT4的VHDL语言源程序 (17)基于VHDL的频率计设计4.7.1 四进制计数器CNT4的程序 (17)4.7.2 四进制计数器CNT4 (17)4.8 250分频器的VHDL语言源程序 (18)4.8.1 250分频器的程序 (18)4.8.2 250分频器 (18)九江学院学士学位论文第一章绪论在科技高度发展的今天，集成电路和计算机应用得到了高速发展。

XXXXXXX学院学生毕业设计（论文）报告系别：电子与电气工程学院专业：电子信息工程技术班号：学生姓名：学生学号：设计（论文）题目：基于VHDL的数字频率计设计指导教师：设计地点：XXXXXXX学院起迄日期：20XX.9.1~20XX.10.31毕业设计（论文）任务书专业电子信息工程技术班级姓名一、课题名称：基于VHDL的数字频率计设计二、主要技术指标：1. 频率范围为：1Hz~50MHz。

2. 结果用数码管十进制显示。

3. 输入信号电压幅度为50mV～5V。

三、工作内容和要求：1. 构建大体的设计方案，并了解其内容。

2. 构建出大体的顶层原理设计框图。

3. 对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

4. 对整个原理框图进行编译并通过。

5. 对整个仿真图编译通过。

四、主要参考文献：[1] 陈必群. EDA技术与项目训练[M] ，常州：常州信息职业技术学院，2009年.[2] 王凤英. 基于FPGA的数字频率计设计与仿真[J].科技资讯,，2008，15（8）：1—10[3] 谭会生,张昌凡.EDA技术及应用.西安[M]：电子科技大学出版社,2001年[4] 张凯,林伟.VHDL实例剖析[M].北京：国防工业出版社,2004年[5] 刘玉良，李玲玉，邓勇全.吉林：用EDA方法设计数字系统的灵活性[D]，2002年[6] 宋万杰等.CPLD技术及其应用.[M].西安：西安电子科技大学出版社，2000年.学生（签名）年月日指导教师（签名）年月日教研室主任（签名）年月日系主任（签名）年月日毕业设计（论文）开题报告基于VHDL的数字频率计设计目录摘要Abstract第1章前言 (1)第2章数字频率计的要求 (2)2.1 主要技术指标 (2)2.2 工作内容和要求 (2)第3章数字频率计的方案设计.............................. (3)3.1 基本原理 (3)3.1.1 频率计测量频率的设计原理 (3)3.1.2 频率计测量频率的原理图 (3)3.2 设计流程图 (3)第4章数字频率计各模块功能介绍 (4)4.1 频率控制模块的VHDL语言源程序 (4)4.1.1 频率控制模块的程序 (4)4.2 十进制加法计数器CNT10的VHDL语言源程序 (5)4.2.1 十进制计数器的程序 (5)4.2.2 十进制计数器的顶层设计 (6)4.3系统模块的VHDL语言源程序 (7)4.3.1系统模块的设计 (7)4.3.2 系统模块的程序 (7)4.4 锁存器LOCK的VHDL语言源程序 (10)4.4.1 锁存器LOCK的程序 (10)4.5 译码模块DECODER的VHDL语言源程序 (11)4.5.1 译码模块DECODER的程序 (11)4.6四选一选择器MUX41的VHDL语言源程序 (12)4.6.1 MUX41程序 (12)4.7 四进制计数器CNT4的VHDL语言源程序 (13)4.7.1 四进制计数器CNT4的程序 (13)4.8 250分频器的VHDL语言源程序 (14)4.8.1 250分频器的程序 (14)第5章数字频率计仿真图 (15)5.1 频率控制模块仿真波形图 (15)5.2 十进制计数器模块仿真波形图 (15)5.3 锁存模块仿真波形图 (15)5.4 译码模块波形仿真图 (16)5.5 四选一选择器MUX41的仿真图 (16)5.6 四进制计数器CNT4的仿真图 (16)5.7 250分频器的仿真图 (17)第6章频率计顶层原理图的输入 (18)第7章下载测试 (19)第8章结束语 (20)参考文献答谢辞数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。

基于VHDL的一种数字频率计设计摘要在电子测量技术中，频率是最基本的参数之一，它与许多电参量和非电量的测量都有着十分密切的关系。

通过使用等精度测量方法改善了这些问题。

对于等精度测量的频率计，测量频率的相对误差与被测信号频率的大小无关，只与闸门时间和标准信号频率有关，即实现等精度测量。

利用VHDL语言进行数字频率计的设计能够使设计结构清晰、层次清楚，减少了由电子器件之间引起的相互干扰。

本文介绍了基于Altera公司的集成开发环境QuartusII，使用VHDL设计等精度的频率计，采用这样的设计可以简化硬件的开发和制造过程，而且使硬件体积大大减小，并提高了系统的可靠性。

关键词频率；等精度；VHDL；数字频率计A VHDL-BASED DIGITALFREQUENCY METER DESIGNABSTRACTIn electronic measurement technology, the frequency is one of most basic parameters.It all has a very close relationship with parameters and non-electric power measurements.Through the use of precision measurement that can improve these issues. For the frequency meter which uses the precision measurement,the relative error of the measurement frequency has nothing to do with the size of the measured signaling frequency, and only related with gate time and standard signaling ly Namely the realization of precision measurement. Designing the digital frequency meter using the VHDL language that can cause the design structure clearly, the level to be clear,and reduce the mutual disturbance which caused by the electronic device between. This article introduces a basic method to design a precision frequency meter with VHDL in QuartusII IDE of Altera ing such design that can simplify the development of the hardware and the manufacture process, moreover can reduce the hardware volume greatly, and improve the reliability of the system.KEY WORDS frequency；precision；VHDL；digital frequency meter目录摘要 (I)英文摘要 (II)前言 (1)1.EDA技术及开发环境 (2)1.1 EDA技术 (2)1.2 VHDL (2)1.3 EDA技术的开发环境－Altera Quartus II (3)2．数字频率计的研究分析及设计思路 (4)2.1数字频率计的研究与分析 (4)2.2数字频率计的设计思路 (5)3.数字频率计模块的相关介绍与分析 (7)3.1顶层接口及内部信号说明 (7)3.1.1 各个接口功能说明 (7)3.1.2 内部信号作用说明 (7)3.2预置闸门信号模块 (8)3.3基准信号与被测信号计数模块 (8)3.4等精度频率计的运算模块 (9)3.5等精度频率计的显示模块 (11)4.仿真结果 (13)5 结论 (15)参考文献 (16)附录 (17)致谢 (22)前言在电子测量技术中，频率是最基本的参数之一，它与许多电参量和非电量的测量都有着十分密切的关系。

一、设计功能与要求设计数字频率计，满足如下功能：（1）用VHDL语言完成数字频率计的设计及仿真。

（2）频率测量范围：1∼10KHz，分成两个频段，即1∼999Hz，1KHz∼10KHz，用三位数码管显示测量频率，且用LED（发光二极管）来表示所显示单位，我们这里定义亮绿灯表示以Hz为单位，亮红灯表示以KHz为单位。

（3）具有自动校验和测量两种功能，即既能用于标准时钟的校验，同时也可以用于未知信号频率的测量。

（4）具有超量程报警功能，在超出目前所选量程档的测量范围时，会发出音响报警信号。

二、设计思路通过计算已知单位时间内待测信号的脉冲个数来计算被测信号的频率，同时通过动态扫描方式在三个数码管上显示出测得频率值。

如下图1的系统框图所示，计数器对CP信号进行计数，在1秒定时结束后，将计数器结果送锁存器锁存，并通过时钟下降沿将不再变化的测量值送至数码管显示。

在下一个计数时钟信号上升沿到来时，再次重新计数。

图1 系统设计框架图系统各个模块介绍如下:（1）测量/校验选择模块：输入信号：选择信号selin，被测信号measure，标准校验信号test；输出信号：CP；当selin=0时，为测量状态，CP=measure；当selin=1时，为校验状态，CP=test。

校验与测量共用一个电路，只是被测信号CP不同而已。

（2）测频控制信号发生器（二分频）：输入信号：1Hz时钟信号clk；输出信号：1秒钟高电平基准信号clk1（周期为2秒）；（3）四级十进制计数器模块（带进位C）：输入信号：clk1、CP，用于计数开始、清零、锁存。

输出信号：q4～q1设置超出量程档测量范围示警信号alert。

若被测信号频率小于1KHz（K=0），则计数器只进行三级十进制计数，最大显示值为999.Hz，如果被测信号频率超过此范围，示警信号扬声器报警；若被测信号为1KHz~10KHz （K=1），计数器进行四位十进制计数，取高三位显示，最大显示值为9.99KHz，如果被测信号频率超过此范围, 示警信号扬声器报警。

数字频率计的设计一、频率计实现的功能要设计的频率计的测量范围为1MHz。

为了提高测量的精度，量程分为三档，分别是：10kHz、100kHz、1MHz。

并要求在测量频率大于或小于选择的量程时，频率计自动换档。

1、当读数大于999时，频率计处于超量程状态，下一次测量时，量程自动增加一档。

2、当读数小于009时，频率计处于欠量程状态，下一次测量时，量程自动减小一档。

3、当超出测量范围时，显示错误。

4、在计数时不显示数据，计数完成后只显示测量结果。

5、小数点位置要自动移位。

二、频率计各部分的分析在这个设计中，需要用计数器来进行计数，而且计数器在各个档位要被重复使用，在测量的过程中，计数允许时钟信号还要进行调整，故将计数器设计成一个单独的模块，提供计数值的输出。

显示结果包括数值显示，档位显示及溢出标志显示。

其中数值显示要用到三个数码管，实验箱上连在一起的三个数码管中，只有两个数码管内部接有译码器，因此我们自己还要在程序中为那个没有译码器的数码管再加一段七段译码器程序来显示结果。

档位标志由三个LED灯来显示，代替数码管上的小数点的功能。

溢出标志由两个LED灯来显示，其中一个显示结果溢出，另一个显示输入信号在测量范围之内。

该频率计的顶层逻辑电路原理图如图（1）所示：图（1）三、频率计各部分的设计和实现从上面的分析可以知道，频率计可以由三个模块来组成。

下面对各个模块的设计方法和实现方法进行详细说明。

1、时基进程的设计和实现在实际使用时，输入的信号是随意的，没有办法预知输入的频率。

因此选取频率计的时基是非常重要的。

在设计要求中，将量程分为三档，在某一档进行测量时，需要提供该档的时基。

在10kHz档，该档最大读数为9.99kHz，最小读数为0.01 kHz，所以要提供的时基是频率为0.01 kHz的脉冲。

同理，在100 kHz档上，要提供的时基应该是频率为0.1 kHz的脉冲。

在1 MHz档上，要提供的时基是频率为1 kHz的脉冲。

EDA 课程设计报告书课题名称 基于VHDL 的数字显示频率计的设计 姓 名 学 号 院 系 专 业 指导教师※※※※※※※※※ ※※ ※※ ※※EDA 课程设计基于VHDL的数字显示频率计的设计1设计目的通过EDA的试验设计，加深我们对FPGA的了解，熟悉FPGA的工作原理和试验环境，知道FPGA的开发流程，熟悉各种软件如Quartus II 6.0的使用。

通过设计小型试验项目学会仿真和硬件测试的基本方法。

2设计的主要内容和要求在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。

通过运用VHDL语言，实现4位数字频率计，并利用Quartus II 6.0集成开发环境进行编辑、综合、波形仿真，并下载到FPGA器件中，经实际电路测试，该系统性能可靠。

3 整体设计方案3.1四位十进制数据显示频率计设计在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。

测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。

直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量，本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。

随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。

基于vhdl语言直接测频法频率计设计一.设计原理频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。

测频法就是在确定的闸门时间Tw内，记录被测信号的脉冲个数Nx ，则被是信号的频率为fx=Nx/Tw。

通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。

闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。

闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。

一般取1 s作为闸门时间。

原理图：原理图设计框图：设计框图二．系统分析1．顶层文件。

用于集成各个模块的进程，定义输入输出端口。

2．控制模块。

控制十进制计数器的计数及锁存器的工作，当计数器停止计数，则锁存器接收计数器的计数数据。

3．计数器。

由于需要使用数码管显示频率，所以采用的是十进制可清零、具有使能功能的计数器模块。

4．锁存模块。

接受七个计数器信号中的四个进行锁存。

5．译码显示模块。

因为每个数码管有八个段（包括小数点），所以需要八个段选输出，另外有四个位选输出控制四位数码管的亮灭。

二.程序设计（1）十进制计数器模块计数器模块是对输入脉冲信号的频率进行测量，由4个十进制加法器组成，其中EN为计数器选通控制信号，START为计数清零信号。

在计数清零信号清零后，当计数使能信号EN有效时，开始对待测信号进行计数。

本程序计数使能信号EN的宽度为1s（与闸门信号同宽），计数结果为待测信号的频率。

（2）4位锁存器模块当锁存信号上升沿到来时，将计数器的计数值锁存，这样可由外部的八段译码器译码并在数码管上显示。

设置锁存器的好处是显示的数据稳定。

复位后，锁存器里面的内容将清零。

另外程序设定开关s3用于将低四位送锁存器，当按下时显示低四位，用于测量大于9999Hz的信号时显示低四位。

（3）控制模块根据频率的定义和测量的基本原理，测量信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许(EN)的信号，1秒计数结束后，计数值锁入锁存器的锁存信号。

基于VHDL的数字频率计的设计一、数字频率计的基本设计原理频率信号易于传输，抗干扰性强，可以获得较好的测量精度。

因此，频率检测是电子测量领域最基本的测量之一。

本文的数字频率计是按照计算每秒内待测信号的脉冲个数的基本原理来设计，此时取闸门时间为1秒。

数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含信号整形电路、脉冲发生器、译码驱动电路和显示电路，其原理框图如图1所示。

图1 数字频率计原理框图工作过程：系统正常工作时，脉冲信号发生器输入1Hz的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。

测量信号时，将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。

当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。

设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

最后将锁存的数值由外部的七段译码器译码并在数码管上显示。

本程序采用了直接测频法：把被测频率信号经脉冲整形电路处理后加到闸门的一个输入端，只有在闸门开通时间T(以秒计)内，被计数的脉冲送到十进制计数器进行计数。

二、VHDL的设计实现1．基本原理设计频率计的核心是设计一个测频控制信号发生器，产生测量频率的控制时序。

这里控制信号clk取为1Hz,2分频后就是一个脉宽为1秒的时钟信号testen,用来作为计数闸门信号。

当testen为高电平时开始计数；在testen的下降沿，要产生一个锁存信号lock，该锁存信号是testen取反的值，并且是上跳沿有效；锁存数据后，还要在下次testen上升沿到来之前产生清零信号clear,为下次计数作准备，clear信号也是上跳沿有效。

测频控制信号发生器各信号之间的时序关系见图2所示。

计数器在清零信号clear到来时清零，testen为高电平时开始测量待测信号FSIN的个数，输出DOUT以十进制数显示，本频率计测量范围在65535Hz(16位)以内。

实验报告\
一、实验目的
设计数字频率计，学习较复杂数字系统设计方法。

二、实验内容
设计八位数码显示频率计P228
三、实验环境
计算机、QuartusII软件
四、实验步骤
1、子模块FTCTRL（用于产生控制信号） (1)程序代码
（2）仿真结果
2
、子模块COUNTER32B （用于计数）
(1)程序代码
（2）仿真结果
（3）结果分析
当使能信号ENABLE=‘1’时，允许计数。

当CLR=‘1’时重新计数
3、子模块REG32B（输出数据）
(1)程序代码
（2）仿真结果
（3）结果分析
当LK=’1’时，输出当前数据DIN，否则不做处理。

4、子模块SHOW
(1)程序代码
（2）仿真结果
（3）结果分析
当S=‘0’时，载入数据DATA，否则将数据DATA左移4位。

每次上升沿，SHOW1输出数据的高四位。

综合模块：
五、实验结果与讨论
这个实验花了比较多的时间，在做计数器的时候由于没有考虑到最后使用的是二进制显示的，所以在转换的时候遇到了不少的问题，最后
新亏有老师帮我想了办法解决。

基于VHDL语言设计数字频率计摘要：该频率计采用STC公司生产的STC89C51单片机和Altera公司所生产的FPGA芯片EP1C6Q240C8N。

FPGA的软件用VHDL语言描述实现在单片机的控制信号下进行计数。

单片机的软件采用C语言编写，很方便处理运算由FPGA传给单片机的数据。

关键字：一、引言频率检测是电子测量领域的最基本也是最重要的测量之一。

频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越受到重视。

以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。

该设计采用等精度测量方法，解决了这个问题。

本设计中采用的STC89C51是一种低功耗、高性能的8位CMOS单片机，片内有4KB的闪烁可编程/擦除只读存储器，并且与MCS-51引脚和指令系统完全兼容，并且有宽工作电压范围、存储数据保存时间长(10年)等优点，是一款性价比较高的单片机。

EP1C6Q240C8N可容纳各种各样、独立的组合逻辑和时序逻辑函数，可以快速而有效的重新编程，并保证可编程擦除100次，这样可以进行重复烧录，比较方便系统的调试。

FPGA的各种功能块用VHDL语言描述实现。

该测频仪将FPGA 的高速高可靠性、单片机的灵活控制功能和等精度测频原理较高的测量精度相结合，具有速度快、功能全、精度高等特点。

二、设计原理1、设计内容设计一数字频率计，测量功能如下：(1) 能测量正弦波、方波等信号的频率（周期）；(2) 能测量脉冲信号的宽度、占空比；(3) 由键盘选择确定测量功能；(4) 能实时显示被测信号的频率（周期）、脉宽等参数；(5) 具有自校功能，时标信号频率为2MHz；系统可由单片机控制单元与FPGA测量单元两部分构成。

其中，单片机控制单元主要实现处理运算FPGA测量单元送来的信号并产生反馈信号，通过单片机处理键盘的键值来选择区分各功能并控制液晶显示测量值。

目录一、课程设计任务： (2)二、课程设计原理： (2)三、课程设计所需仪器： (2)四、课程设计使用的硬件资源及原理框图： (2)五、设计过程及操作： (3)1、FTCTRL测频控制模块： (3)2、计数器模块： (3)3、REG32B锁存器模块 (3)4、DECL7S译码器模块 (4)5、分频器模块 (4)6、MUX多路选择器模块。

(4)7、器件连接： (4)8、操作过程： (4)六、设计各个模块代码： (5)1：FTCTRL模块 (5)2：CNT_10计数器模块 (5)3：REG32B锁存器模块 (6)4：DECL7S译码器模块 (6)5：any_10 10分频器模块 (7)6：any_5 5分频器模块 (7)7：any_16 16分频模块 (8)8：MUX多路选择器模块 (9)9：顶层例化代码 (9)七、总电路： (12)八、管脚配置： (13)九、设计结果： (14)设计8位十进制频率计二、课程设计原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。

这清0个信号可以由一个测频控制信号发生器TESTCTL 产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。

当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，首先需要一个锁存信号LOAD 的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。

设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。

三、课程设计所需仪器：Altrea DE2-115实验箱；quartusII 12.1;modelsim仿真软件。

目录引言 (1)第一章概述 (2)1.1 课题研究背景 (2)1.2 国内外概况 (2)1.3 设计概述 (3)1.4 设计内容 (3)1.5 设计原理 (3)1.6 设计功能 (4)第二章技术与开发工具 (5)2.1 VHDL简介 (5)2.1.1 简介 (5)2.1.2 VHDL程序组成部分 (6)2.1.3 VHDL系统优势 (6)2.2 MAX+PLUSⅡ (7)2.2.1 软件简介 (7)2.2.3 软件组成 (8)2.2.4 设计流程 (9)第三章系统分析 (10)3.1数字频率计的设计任务及要求 (10)3.2 模块的划分 (10)3.3设计分析 (11)第四章各功能模块基于VHDL的设计 (12)4.1 时基产生与测频时序控制电路模块的VHDL源程序 (12)4.2 待测信号脉冲计数电路模块的VHDL源程序 (13)4.2.1 十进制加法计数器的VHDL源程序 (13)4.2.2待测信号脉冲计数器的VHDL源程序 (14)4.3 锁存与译码显示控制电路模块的VHDL源程序 (15)4.3.1 译码显示电路的VHDL源程序 (15)4.3.2 锁存与译码显示控制模块的VHDL源程序 (16)4.4 顶层电路的VHDL源程序 (18)第五章数字频率计波形仿真 (20)5.1 时基产生与测频时序控制电路模块的仿真 (20)5.2 待测信号脉冲计数电路模块的仿真 (20)5.2.1 十进制加法计数器的仿真 (20)5.2.2待测信号脉冲计数器的仿真 (21)5.3 锁存与译码显示控制电路模块的仿真 (21)5.3.1 译码显示电路的仿真 (21)5.3.2 锁存与译码显示控制模块的仿真 (22)5.4 数字频率计系统的仿真 (22)结论 (24)致谢................................... 错误!未定义书签。

参考文献.. (25)基于VHDL的数字频率计的设计摘要本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。

科技学院2009届本科毕业论文基于VHDL的数字频率计设计学科专业：06电科指导教师：陈茜学生姓名：黄淘学生学号：062004100369中国﹒贵州﹒贵阳2009年5月目录目录 (1)中文摘要 (2)ABSTRACT (3)第一章引言 (4)第二章设计语言和软件概述 (6)2.1 EDA技术 (6)2.2 VHDL语言介绍 (9)2.3 Max+plusⅡ软件介绍 (10)第三章系统设计方式概述 (12)3.1 电子系统的设计方式 (12)3.2 “自顶向下”与“自顶向上”的设计方式 (14)3.3系统组成 (17)第四章数字频率计的设计 (18)4.1 测频操纵信号发生器 (18)4.2 带时钟使能十进制计数器 (21)4.3 7段显示译码器LED7 (25)4.4 动态LED 数码管显示sm (28)4.5 本系统的顶层模块 (31)第五章总结 (40)参考文献 (41)致谢 (42)诚信责任书 (43)基于VHDL的数字频率计设计中文摘要随着运算机技术、超大规模集成电路、EDA(Electronics Design Automation)技术的进展和可编程逻辑器件的普遍应用，传统的自下而上的数字电路设计方式、工具、器件已远远掉队于现今信息技术的进展。

基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起愈来愈多的数字系统设计任务。

本论文采纳自上向下的设计方式，基于VHDL硬件描述语言设计了一种数字频率计，并在Max+plusⅡ平台上进行了仿真。

关键词:EDA，VHDL，Max+plusⅡ，数字频率计ABSTRACTWith the development of computer, VLSI and EDA and the application of programmable logic devices, the traditional bottom-up design method, tools and devices have been far behind the development of information technology. The top-down design method based on the EDA technology and VHDL is used to design the digital system. In this paper, a digital cymometer is designed using the top-down method based on VHDL and then simulated on Max+plusⅡplatform. Keywords:EDA, VHDL, Max+plusⅡ, digital cymometer第一章引言在电子技术中，频率是最大体的参数之一，而且与许多电参量的测量方案、测量结果都有十分紧密的关系，因此频率的测量就显得更为重要。