《基于VHDL数字频率计的设计》开题报告+(1) (2)

关于数字频率计设计[摘要]本报告介绍了一种以大规模可编程逻辑芯片为设计载体，由顶到底分层设计，多功能数字频率计的设计方法。

该频率计采用VHDL语言程序与原理图相结合的方法，极大地减少了硬件资源占用。

该数字频率计测量范围为0到9999HZ，基准频率为1HZ，结果用4只7段数码管显示十进制结果。

中间用到了设置控制电路、计数电路、锁存电路和译码电路等模块。

仿真结果表明，该数字频率计性能优异，设计语言灵活，硬件更简单，速度更快。

[关键词]数字频率计；控制电路；计数电路；锁存电路With regard to the design of digital frequency meter[Abstract] The present report describes a large-scale programmable logic chip design carrier, in the end by a top-tiered design, multi-function digital frequency meter design methods. The frequency counter using VHDL language programs, and the method of combining schematic, greatly reducing the hardware footprint. The digital frequency meter measurement range from 0 to 9999HZ, the base frequency of 1HZ, the results with the four 7-segment LED display decimal results. Intermediate used for setting up control circuit, counting circuit, latch circuit and decoding circuit modules. The simulation results show that the digital frequency meter high-performance, design language flexibility, hardware simpler and faster.[Key words]digital frequency meter; control circuit; counting circuit; Latch Circuit目录摘要 (I)Abstract (II)第1章引言 (3)第2章VHDL的简述 (4)2.1 VHDL的发展 (4)2.2 VHDL的特点 (4)2.3 VHDL语言结构 (4)2.3.1 实体（ENTITY） (5)2.3.2结构体（ARCHITECTURE） (6)2.4 VHDL软件设计简介 (6)第3章频率计方案的设计 (8)3.1 方案一 (8)3.2 方案二 (11)3.3 方案比较 (12)3.4 方案改造 (12)第4章利用VHDL语言设计频率计 (13)4.1 系统功能的分析与电路设置 (13)4.2 测频原理 (13)4.3 测频模块工作描述及VHDL程序 (13)4.3.1 计数模块（CNT10） (13)4.3.2 锁存模块(REG16B) (14)4.3.3 控制模块（TESTCTL） (15)4.3.4 译码模块（DISPLAR） (15)4.3.5 测频主系统实现（FREQ） (16)4.3.6 原理图的制作 (18)第5章数字频率计仿真及分析 (19)5.1 MAX+PLUS II的特点 (19)5.2 MAX+PLUS II的编译、仿真简介 (19)5.3 多功能数字频率计编译及仿真 (20)5.3.1 编译结果的记载 (20)5.3.2 仿真结果的记载 (22)5.4 引脚锁定 (23)5.5 程序的下载和测试 (24)第6章实验过程中遇到的问题及分析 (25)结论 (25)致谢 (26)参考文献 (27)附录 (28)附录一方案一总程序 (28)附录二原理图 (34)附录三实验结果记录 (35)第1章引言随着计算机技术和半导体技术的发展，传统的硬件电路电路设计方法已大大落后于当今技术的发展，一种崭新的、采用硬件描述语言的硬件电路设计方法已经兴起，这是电子设计自动化（EDA）领域的一次重大变革。

频率计设计开题报告频率计设计开题报告一、研究背景频率计是一种用于测量信号频率的仪器，广泛应用于电子、通信、无线电等领域。

目前市场上存在各种类型的频率计，但在某些特定应用场景下，仍存在一些问题，如精度不高、测量范围有限等。

因此，本次研究旨在设计一种新型的频率计，以提高测量精度和拓展测量范围。

二、研究目标本次研究的主要目标是设计一种基于数字信号处理技术的高精度频率计。

具体目标包括：1. 提高频率计的测量精度，使其能够满足更高精度要求的应用场景；2. 拓展频率计的测量范围，使其能够适应更广泛的频率范围；3. 优化频率计的性能指标，如响应速度、稳定性等。

三、研究内容本次研究的主要内容包括以下几个方面：1. 频率计原理研究：对现有频率计的工作原理进行深入研究，分析其优缺点，为设计新型频率计提供理论基础；2. 数字信号处理算法研究：探索适用于频率计的数字信号处理算法，提高测量精度和响应速度；3. 电路设计与优化：设计新型频率计的硬件电路，优化电路结构和参数，提高稳定性和抗干扰能力；4. 系统集成与测试：将数字信号处理算法和电路设计相结合，进行系统集成，并进行实验测试，验证设计的可行性和性能指标。

四、研究方法本次研究将采用以下研究方法：1. 文献综述：对相关领域的文献进行综述，了解现有频率计的研究进展和存在的问题；2. 理论分析：对频率计的原理进行深入分析，探索提高测量精度和拓展测量范围的方法；3. 数字信号处理算法的仿真与验证：使用MATLAB等工具进行数字信号处理算法的仿真和验证，评估其性能；4. 电路设计与优化：使用EDA工具进行电路设计和优化，提高电路的性能指标；5. 系统集成与测试：将数字信号处理算法和电路设计相结合，进行系统集成，并进行实验测试，验证设计的可行性和性能指标。

五、研究意义本次研究的意义主要体现在以下几个方面：1. 提高测量精度：设计一种高精度的频率计，满足更高精度要求的应用场景，提高测量精度；2. 拓展测量范围：设计一种能够适应更广泛频率范围的频率计，满足不同应用场景的需求；3. 推动技术发展：通过研究新型频率计的设计，推动相关领域的技术发展，为电子、通信、无线电等领域的应用提供更好的测量工具。

开题报告电子信息工程基于VHDL的分频器设计三、课题研究的方法及措施由于本课题所设计的分频器基于EDA技术，应用VHDL硬件语言设计完成的，因此选择合适的硬件解决原理对分频器性能至关重要的，为了满足不同系统功能需求的分频，本课题将阐述不同原理，不同分频器，同种分频不同原理的设计方案。

占空比可控的整数分设计方案，原理为计数器为带预置数的计数器，其设计的特殊之处在于：可以根据需要，调整数据的位宽，而且计数的初始值是从l开始的，此处计数初始值的设定是设计的一个创新，这样做的目的是为了配合后面比较器的工作，计数器的输出数据作为比较器的输入，比较器的另一输入作为控制端，控制高低电平的比例，从而达到占空比可调的目的。

原理图如图1所示。

图1 占空比可控的原理图部分小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。

如设计一个分频系数为lO.1的分频器时。

可以将分频器设计成9次10分频，1次11分频这样总的分频值为如式1所示。

F=(9×10+lxl 1)／(9+1)=10.1 （式1）从这种实现方法的特点可以看出，由于分频器的分频值不断改变．因此分频后得到的信号抖动较大。

当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率。

而不是一次N分频．一次N-1分频。

图2给出了通用小数分频器的电路组成。

图2通用小数分频器的电路组成改进的小数分频设计方案，将两个整数分频器由一个整数分频器和一个半整数分频器代替，结果在如上分析的两个性能方面都有所提高。

利用参数化的设计思想和VHDL描述语言与原理图输入方法相结合的方式，设计并实现了一种抖动性能好且通用性强的小数分频器。

其原理图如下图3。

图3改进小数分频原理图四、课题研究进度计划毕业设计期限：自2011年12月10日至2012年3月10日。

商洛学院本科毕业设计（论文）开题报告题目基于VHDL数字频率计的设计学院名称物理与电子信息工程系专业班级电子信息工程10级2班学生姓名吕超学号指导教师刘萌填表时间： 2014 年 3 月 10日填表说明1.开题报告作为毕业设计（论文）答辩委员会对学生答辩资格审查的依据材料之一。

2.此报告应在指导教师指导下，由学生在毕业设计（论文）工作前期完成，经指导教师签署意见、相关系主任审查后生效。

3.学生应按照学校统一设计的电子文档标准格式，用A4纸打印。

4.参考文献不少于8篇，其中应有适当的外文资料（一般不少于2篇）。

5.开题报告作为毕业设计（论文）资料，与毕业设计（论文）一同存档。

设计（论文）基于VHDL数字频率计的设计题目设计（论文）类型（划“√”）工程设计应用研究开发研究基础研究其它√一、本课题的研究目的和意义数字频率计是电子设计、仪器仪表、资源勘测、计算机、通讯设备、音频视频等应用领域不可缺少的测量仪器, 被广泛应用于航天、电子、测控等领域。

在数字电路中，频率计属于时序电路，它主要由具有记忆功能的触发器构成。

在计算机及各种数字仪表中，都得到了广泛的应用；在CMOS电路系列产品中，频率计是用量最大、品种最多的产品。

许多物理量的测量, 如振动、转速等的测量都涉及到或可以转化为频率的测量，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。

传统的数字频率计一般是由分离元件搭接而成，用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差大、可靠性差。

后来随着单片机的大规模的应用, 出现了不少用单片机控制的频率测量系统。

相对于以前用分离元件搭接起来的频率测量系统, 单片机控制的频率测量系统在频率测量范围、频率测量精度和频率测量速度上都有了很大的提高。

但由于单片机工作频率的限制、单片机内部计数器位数的限制等因素, 由单片机控制的频率测量系统无法在频率测量范围、频率测量精度和频率测量速度上取得重大突破。

开题报告通信工程数字频率计设计一、课题研究意义及现状频率计又称频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器，频率测量的原理归结成一句话就是：单位时间内对被测信号进行计数。

在传统的电子测量仪器中，频率计的应用范围越来越广，它不仅可以测量普通的如正弦波信号的频率，在教学、科研、高精度仪器测量、工业控制等领域也都有广泛的应用。

示波器虽然可以对信号进行频率测量，但缺点是精度较低，误差较大。

频谱仪虽然有也准确的测量频率和显示被测信号的频谱的优点，但它的测量速度比较慢，比较耗时间，也不能实时精确的捕捉到被测信号频率的变化情况。

但频率计却能够快速精确的捕捉到被测信号频率的变化，所以，频率计在各个重要的领域中被普遍使用到。

例如：在传统的生产制造企业中，频率计被广泛的应用在生产线的生产测试中。

当生产线中有故障的晶振产品时，频率计就可以快速准确的定位到发生故障的那件晶振产品，生产人员就可以及时的采取措施，以确保产品的质量保证。

在计量实验室中，频率计也可以对各种电子测量设备等产品的本地振荡器进行校准。

在无线通讯测试中，就可以用频率计对无线通讯基站的主时钟进行校准，还可以对无线电台的跳频信号和频率调制信号进行分析。

虽然目前使用的频率计产品很多，但基本上都是采用专用技术芯片（如ICM7240等）和数字逻辑电路组成，由于这些芯片本身的工作频率不高（如ICM7240仅有15MHZ左右），从而限制了产品工作频率的提高，远不能达到在一些特殊场合需要测量很高频率的要求，而且测量精度也收到芯片本身的极大限制。

随着社会的进步、科技的发展，频率计所测量的频率范围极影越来越大，精度也越来越高，但最重要的是如今的频率计已不仅仅是简单的用来测量频率和一些具有周期特性的频率：经过改装，做成数字式脉宽测量仪，就可以测量脉冲宽度；也可以经过改装后做成可以测量电容的数字式电容测量仪；还可以在电路中增加传感器，使之可以测量长度、重量、压力、温度等非电量的测量。

EDA 课程设计报告书课题名称 基于VHDL 的数字显示频率计的设计 姓 名 学 号 院 系 专 业 指导教师※※※※※※※※※ ※※ ※※ ※※EDA 课程设计基于VHDL的数字显示频率计的设计1设计目的通过EDA的试验设计，加深我们对FPGA的了解，熟悉FPGA的工作原理和试验环境，知道FPGA的开发流程，熟悉各种软件如Quartus II 6.0的使用。

通过设计小型试验项目学会仿真和硬件测试的基本方法。

2设计的主要内容和要求在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。

通过运用VHDL语言，实现4位数字频率计，并利用Quartus II 6.0集成开发环境进行编辑、综合、波形仿真，并下载到FPGA器件中，经实际电路测试，该系统性能可靠。

3 整体设计方案3.1四位十进制数据显示频率计设计在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。

测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。

直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量，本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。

随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。

基于VHDL语言的全同步数字频率计的设计与研究的开题报告一、题目基于VHDL语言的全同步数字频率计的设计与研究二、研究背景和意义数字频率计广泛应用于各种信号的频率测量，具有准确度高、稳定性好、适用范围广等优点。

目前市面上的数字频率计大多采用片上计数器实现，而片上计数器的精度受到芯片工艺和设计的限制，难以满足高精度应用的需求。

因此，本课题旨在研究一种基于VHDL语言的全同步数字频率计，通过FPGA实现，此方案将大幅提高精度，减小误差，提高计数范围。

三、研究内容和目标本课题拟研究的内容包括：1.通过对数字频率计功能和原理的分析，确定设计思路和参数。

2.根据设计思路和参数，完成数字频率计模块的设计与仿真，并验证其正确性和合理性。

3.使用VHDL语言完成数字频率计的程序设计。

4.将程序下载到FPGA中，实现数字频率计的硬件设计。

5.对硬件设计进行测试与调试，验证数字频率计的性能指标。

本课题的目标是：1.设计出一款精度高、误差小、计数范围广、应用范围广的全同步数字频率计。

2.通过实验验证数字频率计的功能和性能指标，并与市面上的数字频率计进行比较，证明本方案的优越性。

四、研究方法和技术路线本课题的研究方法和技术路线如下：1.文献调研通过查阅相关文献和资料，了解数字频率计的基本原理、设计思路、参数要求等内容，为后续的研究工作提供理论依据。

2.模块设计根据数字频率计的功能和参数要求，对数字频率计的各个模块进行设计，包括时钟模块、预分频器模块、计数器模块、显示模块等。

3.模块仿真通过VHDL语言进行数字频率计模块的仿真，验证模块的电路实现是否符合设计要求，进一步完善设计。

4.程序设计根据模块设计的结果，将各个模块的功能用VHDL语言进行程序设计。

5.硬件设计将程序下载到FPGA中，实现数字频率计的硬件设计，完成外围电路和显示模块的设计.6.测试与调试对数字频率计的设计进行测试和调试，记录其性能指标和实验结果，并对不足之处进行改进和提升。

数字系统设计实验报告一、设计要求:1、（1）频率测量范围10Hz~1MHz（2）量程自动转换，量程分为10KHz (1s) 、100KHz (0.1s) 、1MHz (10ms)三档。

转换规则如下：当读数大于9999时，频率计处于超量程状态，下一次测量时，量程自动增大一档；当读数小于0999时，频率计处于欠量程状态，下一次测量时，量程自动减小一档（3）数据采用记忆显示方式，即计数过程中不显示数据，待计数过程结束以后，显示计数结果，并将此显示结果保持到下一次计数结束。

（4）用发光二极管显示量程二、方案选则1测量原理：当预置门控信号为高电平时，启动计数器，被测信号(频率为fx) 计数当预置门控信号为低电平时，关闭计数器设在一次预置门控时间Tg内对被测信号计数值为Nx，则fx＝ Nx ／ Tg2具体方案：本设计中将2MHz的时钟分三次频，分别作为防抖电路的周期信号、显示模块片选信号、计数及锁存模块闸门信号。

防抖电路滤去窄波，显示模块用模4计数器来分别输出四位测量结果。

计数器通过在0.1s内对输入信号的高电平（发生期）进行计数来得出结果，并且为了达到换挡目的，测量时计六位数，通过结果选择档位进行输出。

二、原理图三、总体电路图四、流程图五、设计清单1、防抖电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY debounce ISPORT(key,cp: IN STD_LOGIC; --复位键imp:OUT STD_LOGIC); --去掉窄波后输出END debounce;ARCHITECTURE base OF debounce ISSIGNAL ql,q2:STD_LOGIC;BEGINPROCESS(cp)BEGINIF cp'event AND cp='1'THENq2<=ql; ql<=key;END IF;END PROCESS;imp<=ql AND NOT q2;END base;时序仿真波形：2、分频电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;ENTITY dividefre4 ISPORT(cp_2m:IN STD_LOGIC; --2MHzcpl:OUT STD_LOGIC; --200Hzcp2:OUT STD_LOGIC; --25Hzcp3:OUT STD_LOGIC); --5HzEND dividefre4;ARCHITECTURE behavior OF dividefre4 IS SIGNAL tout:INTEGER RANGE 0 TO 4999; --5000分频SIGNAL toutl:INTEGER RANGE 0 TO 7; --8分频SIGNAL tout2:INTEGER RANGE 0 TO 39; --40分频SIGNAL cp_1:STD_LOGIC;SIGNAL cp_2:STD_LOGIC;SIGNAL cp_3:STD_LOGIC;SIGNAL cp:STD_LOGIC;BEGINPROCESS(cp_2m) –分出400Hz时钟BEGINIF(cp_2m'event AND cp_2m='1')THENIF tout=4999 THENtout<=0;ELSE tout<=tout+1;END IF;IF tout=2499 THENcp<='0';ELSE cp<='1';END IF;END IF;END PROCESS;PROCESS(cp) --200Hz时钟BEGINIF(cp'event AND cp='1')THENcp_1<=NOT cp_1;END IF;END PROCESS;PROCESS(cp_1) --25Hz时钟和5HzBEGINIF(cp_1'event AND cp_1='1')THENIF toutl=7 THEN toutl<=0;ELSE toutl<=toutl+1;END IF;IF toutl=3 THENcp_2<='1';ELSIF toutl=7 THEN cp_2<='0'; --8分频得25Hz END IF;IF tout2=39 THEN tout2<=0; --40分频得5HzELSE tout2<=tout2+1;END IF;IF tout2=39 THENcp_3<='1';ELSIF tout2=19 THEN cp_3<='0';END IF;END IF;END PROCESS;cpl<=cp_1;cp2<=cp_2;cp3<=cp_3;END behavior;仿真波形：（因原程序所分频倍数太大，所以这里将5000倍分频降至50倍）3、计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;ENTITY fretest ISPORT(enable:IN STD_LOGIC; --使能cp3:IN STD_LOGIC; --闸门INput:IN STD_LOGIC; --被测信号reset:IN STD_LOGIC; --复位信号overflow:OUT STD_LOGIC; --大于1000kHzPlay0,playl,play2,play3:OUT INTEGER RANGE 0 TO 9;decimal:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));--小数点，即档位END fretest;ARCHITECTURE behavior OF fretest ISSIGNAL r0_1,r1_1,r2_1,r3_1,r4_1,r5_1:INTEGER RANGE 0 TO 9;BEGINPROCESS(INput,enable,reset,cp3)BEGINIF enable='0'THEN NULL; --不测量ELSIF(input'event AND input='1')THEN --检测被测信号IF reset='1'THEN --同步复位,高电平有效overflow<='0';r0_1<=0;r1_1<=0;r2_1<=0;r3_1<=0;r4_1<=0;r5_1<=0;ELSIF cp3='0'THEN --闸门为0时清零Overflow<='0';r0_1<=0;r1_1<=0;r2_1<=0;r3_1<=0;r4_1<=0;r5_1<=0;ELSE --闸门为高电平计数r0_1<=r0_1+1;IF r0_1=9 THEN r1_1<=r1_1+1;r0_1<=0;IF(r1_1=9)THEN r2_1<=r2_1+1;r1_1<=0;IF(r2_1=9)THEN r3_1<=r3_1+1;r2_1<=0;IF(r3_1=9)THEN r4_1<=r4_1+1;r3_1<=0;IF(r4_1=9)THEN r5_1<=r5_1+1;r4_1<=0;IF(r5_1=9)THEN r5_1<=0;overflow<='1'; --大于1000kHz END IF;END IF;END IF;END IF;END IF;END IF;END IF;END IF;END PROCESS;PROCESS(r5_1,r4_1)BEGINIF r5_1=0 AND r4_1=0 THEN --为小于9999Hz时play0<=r0_1;playl<=r1_1;play2<=r2_1;play3<=r3_1;decimal<="100";ELSIF r5_1=0 THEN --为几十kHz时play0<=r1_1;playl<=r2_1;play2<=r3_1;play3<=r4_1;decimal<="010";ELSE --为几百kHz时play0<=r2_1;playl<=r3_1;play2<=r4_1;play3<=r5_1;decimal<="001";END IF;END PROCESS;END behavior;仿真波形4、锁存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;ENTITY frelatch ISPORT(reset:IN STD_LOGIC; --复位cp3:IN STD_LOGIC; --时钟Overflow: IN STD_LOGIC; --大于1000kHz表示play0,playl,play2,play3:IN INTEGER RANGE 0 TO 9;decimal:IN STD_LOGIC_VECTOR(2 DOWNTO 0);--小数点overlatch:OUT STD_LOGIC; --大于1000kHzp0latch,pllatch,p21atch,p31atch:OUT INTEGER RANGE 0 TO 9; delatch:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));--小数点END frelatch;ARCHITECTURE behavior OF frelatch ISBEGINPROCESS(cp3,reset)BEGINIF reset='1'THENoverlatch<='0';p0latch<=0;pllatch<=0;p21atch<=0;p31atch<=0;delatch<=decimal;ELSIF cp3'event AND cp3='0'THENoverlatch<=overflow;p0latch<=play0;pllatch<=playl;p21atch<=play2;p31atch<=play3;delatch<=decimal;END IF;END PROCESS;END behavior;仿真波形5、显示模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;ENTITY display ISPORT( cpl:IN STD_LOGIC; --时钟overflow:IN STD_LOGIC; --高于1000kHz标志p0,p1,p2,p3:IN INTEGER RANGE 0 TO 9;--BCD码输入 show:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);--7段码输出 sel:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));--位扫描码END dISplay;ARCHITECTURE behavior OF display ISSIGNAL count: INTEGER RANGE 0 TO 3;SIGNAL sel_1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(cpl)BEGINIF(cpl'event AND cpl='1') THENIF count=3 THEN count<=0;ELSEcount<=count+1;END IF;END IF;END PROCESS;PROCESS(count)BEGINCASE count ISWHEN 0=>sel_1<="1110"; --第0位WHEN 1=>sel_1<="1101"; --第1位WHEN 2=>sel_1<="1011"; --第2位WHEN 3=>sel_1<="0111"; --第3位END CASE;END PROCESS;PROCESS(overflow,sel_1)BEGINIF(overflow='1')THENshow<="0110111"; --高于1000kHz,显示HELSIF(sel_1(0)='0')THEN --第0位数码管译码CASE p0 ISWHEN 0=>show<="1111110";--显示0,a-gWHEN 1=>show<="0110000";--1WHEN 2=>show<="1101101";--2WHEN 3=>show<="1111001";WHEN 4=>show<="0110011";WHEN 5=>show<="1011011";WHEN 6=>show<="0011111";WHEN 7=>show<="1110000";WHEN 8=>show<="1111111";WHEN 9=>show<="1110011";END CASE;ELSIF(sel_1(1)='0')THEN --第1位译码 CASE p1 ISWHEN 0=>show<="1111110";WHEN 1=>show<="0110000";WHEN 2=>show<="1101101";WHEN 3=>show<="1111001";WHEN 4=>show<="0110011";WHEN 5=>show<="1011011";WHEN 6=>show<="0011111";WHEN 7=>show<="1110000";WHEN 8=>show<="1111111"; WHEN 9=>show<="1110011";END CASE;ELSIF(sel_1(2)= '0')THEN --第2位译码 CASE p2 ISWHEN 0=>show<="1111110";WHEN 1=>show<="0110000";WHEN 2=>show<="1101101";WHEN 3=>show<="1111001";WHEN 4=>show<="0110011";WHEN 5=>show<="1011011";WHEN 6=>show<="0011111";WHEN 7=>show<="1110000";WHEN 8=>show<="1111111";WHEN 9=>show<="1110011";END CASE;ELSIF(sel_1(3)='0')THEN --第3位译码 CASE p3 ISWHEN 0=>show<="1111110";WHEN 1=>show<="0110000";WHEN 2=>show<="1101101";WHEN 3=>show<="1111001";WHEN 4=>show<="0110011";WHEN 5=>show<="1011011";WHEN 6=>show<="0011111";WHEN 7=>show<="1110000";WHEN 8=>show<="1111111";WHEN 9=>show<="1110011";END CASE;END IF;END PROCESS; sel<=sel_1; END behavior; 仿真波形。

基于VHDL的数字频率计的设计一、数字频率计的基本设计原理频率信号易于传输，抗干扰性强，可以获得较好的测量精度。

因此，频率检测是电子测量领域最基本的测量之一。

本文的数字频率计是按照计算每秒内待测信号的脉冲个数的基本原理来设计，此时取闸门时间为1秒。

数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含信号整形电路、脉冲发生器、译码驱动电路和显示电路，其原理框图如图1所示。

图1 数字频率计原理框图工作过程：系统正常工作时，脉冲信号发生器输入1Hz的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。

测量信号时，将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。

当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。

设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

最后将锁存的数值由外部的七段译码器译码并在数码管上显示。

本程序采用了直接测频法：把被测频率信号经脉冲整形电路处理后加到闸门的一个输入端，只有在闸门开通时间T(以秒计)内，被计数的脉冲送到十进制计数器进行计数。

二、VHDL的设计实现1．基本原理设计频率计的核心是设计一个测频控制信号发生器，产生测量频率的控制时序。

这里控制信号clk取为1Hz,2分频后就是一个脉宽为1秒的时钟信号testen,用来作为计数闸门信号。

当testen为高电平时开始计数；在testen的下降沿，要产生一个锁存信号lock，该锁存信号是testen取反的值，并且是上跳沿有效；锁存数据后，还要在下次testen上升沿到来之前产生清零信号clear,为下次计数作准备，clear信号也是上跳沿有效。

测频控制信号发生器各信号之间的时序关系见图2所示。

计数器在清零信号clear到来时清零，testen为高电平时开始测量待测信号FSIN的个数，输出DOUT以十进制数显示，本频率计测量范围在65535Hz(16位)以内。

基于VHDL的数字频率计摘要：本设计分为5个模块：顶层文件程序，十进制计数器模块，4位锁存器模块，控制模块，译码显示模块。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。

随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。

将使整个系统大大简化。

提高整体的性能和可靠性。

关键词：频率，VHDL，模块。

目录0.前言 (1)1.系统设计 (1)1.1设计要求 (1)1.1.1设计目的 (1)1.1.2设计内容及要求 (1)1.2总体设计方案 (1)1.2.1设计原理 (1)1.2.2设计框图 (2)1.2.3设计模块说明 (2)2.程序设计 (3)2.1 顶层文件 (3)2.2 十进制计数模块 (3)2.3 4位锁存器模块 (3)2.4 控制模块 (3)2.5 译码显示模块 (4)3.系统仿真 (4)4.结论 (5)5.心得体会 (5)参考文献 (6)附录各模块源程序 (7)0.前言随着时代科技的迅猛发展，微电子学和计算机等现代电子技术的成就给传统的电子测量与仪器带来了巨大的冲击和革命性的影响。

常规的测试仪器仪表和控制装置被更先进的智能仪器所取代，使得传统的电子测量仪器在远离、功能、精度及自动化水平定方面发生了巨大变化，并相应的出现了各种各样的智能仪器控制系统，使得科学实验和应用工程的自动化程度得以显著提高。

数字频率计在电子技术中扮演着一个重要的角色，因此数字频率计是一种最基本的测量仪器，它被广泛应用于航天、电子、测控等领域，许多测量方案和测量结果都与频率有着十分密切的关系，因此频率的测量在电子产品的研究与生产中显得尤为重要。

1.系统设计1.1 设计要求1.1.1设计目的（1）掌握数字频率计的原理、功能、设计与调试方法；（2）熟悉Quartus II的使用方法，学习用VHDL语言编写程序。

电气与信息学院毕业设计（论文）开题报告题目名称：报告人：专业班级：指导教师：《基于VHDL的等精度频率计设计与实现》开题报告一、课题的目的和意义1．研究目的基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个频率区域能保持恒定的测试精度。

2．研究意义随着电子技术的高速发展，CPLD的出现以其高速、高可靠性、串并行工作方式等突出优点在电子设计中广泛应用，并代表着未来EDA设计的方向。

CPLD的设计采用了高级语言（如VHDL语言），进一步打破了软硬件之间的界限，加速了产品的开发过程。

采用先进的CPLD（复杂可编程逻辑器件）取代传统的标准集成电路、接口电路也是电子技术发展的必然趋势。

CPLD由于采用连续连接结构，易于预测延时，从而使电路仿真更加准确，可用于各种数字化是电子设计的必由之路也是必然的发展趋势。

随着科技的不断发展，单片机的也暴露出了两大突出缺点：串行工作特点决定了它的低速性和程序跑飞、不可靠复位决定了它的低可靠性。

EDA(电子设计自动化) 代表了当今电子设计技术的最新发展方向,它的基本特征是:设计人员按照“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键电路用一片或几片专用集成电路(ASIC) 实现,然后采用硬件描述语言(HDL) 完成系统行为级设计,最后通过综合器和适配器生成最终目标器件。

当今小型电子功用设备设计中,结合FPGA 和单片机技术是开发常用仪器仪表的主流。

应用这种技术可使设计过程大大简化,也有利于减小产品体积功耗。

在电子工程,资源勘探,仪器仪表的等相关应用上,频率计是工程技术人员必不可少的测量工具。

数字逻辑系统的设计。

灵活运用CPLD高速、高可靠性以及可编程性强等特点，可有效地突破传统的电子系统中由来已久的设计瓶颈，使这些系统的性能大幅度的提高。

此外，利用CPLD进行数字系统设计可大大缩短设计周期，大幅度的减少设计费用，降低设计风险。

开题报告课题名称数字频率计课题来源自选课题类型AX 指导教师任宇芬学生姓名郭飞飞学号14 专业电子科学与技术（一）资料的准备：1.武俊鹏. 数字电路与可编程技术实验教程. 哈尔滨工业大学出版社. 20072.路勇. 电子电路实验及仿真. 清华大学出版社 20103.季建华. 智能仪表原理[M]. 山东教育出版社. 20044.赫建国等. 单片机在电子电路设计中的应用[M]. 清华大学出版社. 2005.5.康华光．电子技术基础（数字部分）[M]. 高等教育出版社. 19986.吴清平. 单片机原理与应用实例教程[M]. 海军出版社. 2008.7.张庆双.电源应用电路[M].机械工业出版社.20058.王为青.程国刚.Keil Cx51应用开发技术[M].人民邮电出版社.2006（二）设计的目的和意义:1.每一种产品开发时都应该少不了对信号的检测，而检测信号的频率也是其中重要指标之一。

本设计设计的目的就是要设计出一种高效，高精度，价格便宜符合广大群众要求的数字频率计。

2.随着电子信息产业的不断发展，信号频率的测量在科技研究和实际应用中的作用日益重要。

传统的频率计通常是用很多的逻辑电路和时序电路来实现的，这种电路一般运行缓慢，而且测量频率的范围比较小。

考虑到上述问题，本论文设计一个基于单片机技术的数字频率计。

（三）研究内容及思路1.系统分析与设计：对系统进行调研，详细分析系统，设计出基于单片机控制的高精度数字频率计。

2．实现系统的关键技术：信号放大整形电路；分频电路；单片机控制电路；数码管显示电路；电源电路。

（四）任务完成的阶段内容及时间安排1. 资料的准备、原理的掌握、开题报告等 5周2. 硬件的购买与制作 4周3. 软件的编写及调试 2周4. 作品整体测试 1周5. 论文答辩准备及答辩等2周（五）预期成果及表现形式:论文及实物（六）完成设计（论文）所具备的条件因素：熟练了解单片机在实际中的应用，熟悉单片机C 语言编程技术，有较强的动手能力，熟练查阅相关资料。

目录引言 (1)第一章概述 (2)1.1 课题研究背景 (2)1.2 国内外概况 (2)1.3 设计概述 (3)1.4 设计内容 (3)1.5 设计原理 (3)1.6 设计功能 (4)第二章技术与开发工具 (5)2.1 VHDL简介 (5)2.1.1 简介 (5)2.1.2 VHDL程序组成部分 (6)2.1.3 VHDL系统优势 (6)2.2 MAX+PLUSⅡ (7)2.2.1 软件简介 (7)2.2.3 软件组成 (8)2.2.4 设计流程 (9)第三章系统分析 (10)3.1数字频率计的设计任务及要求 (10)3.2 模块的划分 (10)3.3设计分析 (11)第四章各功能模块基于VHDL的设计 (12)4.1 时基产生与测频时序控制电路模块的VHDL源程序 (12)4.2 待测信号脉冲计数电路模块的VHDL源程序 (13)4.2.1 十进制加法计数器的VHDL源程序 (13)4.2.2待测信号脉冲计数器的VHDL源程序 (14)4.3 锁存与译码显示控制电路模块的VHDL源程序 (15)4.3.1 译码显示电路的VHDL源程序 (15)4.3.2 锁存与译码显示控制模块的VHDL源程序 (16)4.4 顶层电路的VHDL源程序 (18)第五章数字频率计波形仿真 (20)5.1 时基产生与测频时序控制电路模块的仿真 (20)5.2 待测信号脉冲计数电路模块的仿真 (20)5.2.1 十进制加法计数器的仿真 (20)5.2.2待测信号脉冲计数器的仿真 (21)5.3 锁存与译码显示控制电路模块的仿真 (21)5.3.1 译码显示电路的仿真 (21)5.3.2 锁存与译码显示控制模块的仿真 (22)5.4 数字频率计系统的仿真 (22)结论 (24)致谢................................... 错误!未定义书签。

参考文献.. (25)基于VHDL的数字频率计的设计摘要本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。

附件5毕业设计（论文）开题报告填表日期：年月日系别（盖章）：学生姓名：学号：年级专业：指导教师姓名：职称：题目数字频率计的设计研究目标与内容（包括基本内容、方案论证、设计思路等）基本内容频率是电子测量中一个最为基本的参量，在信号发生器以及振荡器、各种倍频和分频电路的输出信号中，都要进行频率的测量。

因此为了能够高效稳定的测量信号频率，设计一款基于FPGA的可以测量多种信号频率的数字频率计。

本设计方案论证方案一：采用小规模数字集成电路制作被测信号经过放大整形变换为脉冲信号后加到主控门的输入端，时基信号经控制电路产生闸门信号送至主控门，只有在闸门信号采样期间输入信号才通过主控门，若时基信号周期为T，进入计数器的输入脉冲数为N，则被信号的测频率其频率F=N/T。

方案二：采用单片机为控制中心进行测频控制单片机技术比较成熟，功能也比较强大，被测信号经放大整形后送入测频电路，由单片机对测频电路的输入信号进行处理，得出相应的数据送至显示器显示。

采用这种方案优点是成熟的单片机技术、运算功能较强、软件编程灵活、自由度大、设计成本也较低、缺点是显而易见的，在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路，整个系统显得十分复杂，并且单品机的频率不能做的很高，使得测量精度大大降低。

方案三：采用FPGA作为控制中心的数字频率计FPGA的结构灵活，其逻辑单元、可编程内部连线和I/O单元都可以由用户编程，可以实现任何逻辑功能，满足各种设计需求，其速度快、功耗低，通用性强，特别适用于复杂系统的设计。

利用VHDL（超高速集成电路硬件描述语言) 工业标准硬件描述语言, 采用自顶向下( Top to Down)和基于库( Library- based)的设计, 设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的性能和可靠性。

通过三种方案的比较发现，方案三为数字频率计设计的最佳选择方案设计思路根据频率定义，测量1 s内被测信号经过的周期数即为该信号的频率。

科技学院2009届本科毕业论文基于VHDL的数字频率计设计学科专业：06电科指导教师：陈茜学生姓名：黄淘学生学号：062004100369中国﹒贵州﹒贵阳2009年5月目录目录 (1)中文摘要 (2)ABSTRACT (3)第一章引言 (4)第二章设计语言和软件概述 (6)2.1 EDA技术 (6)2.2 VHDL语言介绍 (9)2.3 Max+plusⅡ软件介绍 (10)第三章系统设计方式概述 (12)3.1 电子系统的设计方式 (12)3.2 “自顶向下”与“自顶向上”的设计方式 (14)3.3系统组成 (17)第四章数字频率计的设计 (18)4.1 测频操纵信号发生器 (18)4.2 带时钟使能十进制计数器 (21)4.3 7段显示译码器LED7 (25)4.4 动态LED 数码管显示sm (28)4.5 本系统的顶层模块 (31)第五章总结 (40)参考文献 (41)致谢 (42)诚信责任书 (43)基于VHDL的数字频率计设计中文摘要随着运算机技术、超大规模集成电路、EDA(Electronics Design Automation)技术的进展和可编程逻辑器件的普遍应用，传统的自下而上的数字电路设计方式、工具、器件已远远掉队于现今信息技术的进展。

基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起愈来愈多的数字系统设计任务。

本论文采纳自上向下的设计方式，基于VHDL硬件描述语言设计了一种数字频率计，并在Max+plusⅡ平台上进行了仿真。

关键词:EDA，VHDL，Max+plusⅡ，数字频率计ABSTRACTWith the development of computer, VLSI and EDA and the application of programmable logic devices, the traditional bottom-up design method, tools and devices have been far behind the development of information technology. The top-down design method based on the EDA technology and VHDL is used to design the digital system. In this paper, a digital cymometer is designed using the top-down method based on VHDL and then simulated on Max+plusⅡplatform. Keywords:EDA, VHDL, Max+plusⅡ, digital cymometer第一章引言在电子技术中，频率是最大体的参数之一，而且与许多电参量的测量方案、测量结果都有十分紧密的关系，因此频率的测量就显得更为重要。