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高速串行误码测试仪设计与实现

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作者简介：逄锦昊(1989-)，男，助理工程师，硕士研究生，研究方向为实时信号处理，仪器仪表设计；刘宇(1967-)，男，研究员级工程师，研究方向为数字通信测量仪器。

0引言高速串行传输系统涵盖芯片、板卡、电缆和设备间的高速数据通信，传输速率从数百兆到数十吉，广泛应用于科研和生产领域。

误码测试仪作为检验传输质量的工具有着重要的作用。

目前，国内的高速误码测试仪实现方案主要有两种：基于FPGA 系列芯片或基于专用误码测试芯片(芯片内部集成了信号产生和误码检测等功能)的设计思路[1-3,6]，一般是针对PDH/SDH/OTN 固定速率的传输性能测试。

在实际应用中，存在测试图形单一，速率范围小的问题。

为此，本系统采用Xilinx 公司的XC7K325T FPGA 和嵌入式计算机实现多种图形数据的产生和误码检测，通过迅芯微电子的MUX 和DEMUX 芯片完成高速串并/并串转换，结合宽带时钟模块达到测试速率范围宽的效果，满足更加复杂的误码率测试需求。

1系统总体设计与工作原理误码测试仪的系统框图如图1所示。

系统主要由各个电路模块组成：嵌入式计算机、高速总线背板、图形序列发生模块、MUX 并串转换模块、输出幅度控制模块、时钟模块、误码检测模块、DEMUX 串并转换模块、延时模块、存储器、数据和时钟恢复模块等。

图1误码测试仪的系统框图系统工作分为图形序列发生和误码检测两个部分。

在图形序列发生时，在嵌入式计算机中根据用户输入的参数设置时钟工作速率和输出的图形等信息。

在图形序列发生FPGA 中可以产生PRBS 图形或将接收到的嵌入式计算机的数据图形存储后输出，输出的数据为16路LVDS 信号。

在MUX 并串转换模块中，将16路并行高速串行误码测试仪设计与实现Design and Implementation of High Speed Serial Bit Error Rate Tester逄锦昊,刘宇（中国电子科技集团公司第四十一研究所,山东青岛266555）Pang Jin-hao,Liu Yu (The 41st Research Institute of CETC,Shandong Qingdao 266555）摘要：针对高速串行传输系统测试误码率的需求，设计实现了一种串行误码测试仪。

采用了FPGA 并行序列图形发生，高速串并/并串转换电路和模块化程序的设计思路，具有测试速率快、速率连续可变和测试图形种类多的特点。

测试结果表明：该系统测试速率达100Mb/s～12.5Gb/s，支持PRBS 和可编程数据等测试图形，具有良好的性能。

关键词：高速串行传输；误码率；现场可编程门阵列；误码测试；伪随机二进制序列中图分类号：TM932文献标识码：A文章编号：1003-0107(2017)07-0019-04Abstract:For the requirement of bit error rate(BER)testing of high speed serial transmission,a High Speed S-erial Bit Error Rate Tester(BERT)is designed and realized.The BERT adopts parallel sequence pattern gen-eration of filed programmable gate array(FPGA),high speed serializer /deserializer and modularized progr-am,which leads to fast continuously variable rate and many kinds of test pattern property.Experiments show that the system has good performance which supports PRBS and other programmable data test pattern with testing rate from 100Mb/s to 12.5Gb/s.Key words:high speed serial transmission;BER;FPGA;bit error rate testing;PRBS CLC number:TM932Document code:AArticle ID ：1003-0107(2017)07-0019-04电子质量2017年第07期(总第364期)的LVDS 信号在参考时钟信号驱动下转换为一路串行输出数据。

在输出幅度控制模块中，根据用户输入电平参数，设置输出数据的电平。

时钟信号经过延时和驱动处理，确保和输出数据同步输出。

在误码检测时，输入的串行数据和时钟经过恢复和延时处理，进入DEMUX 串并转换模块。

在DEMUX 中，将数据和时钟分别转换为16路并行LVDS 数据和1路32分频的时钟。

分频后的时钟作为误码检测模块的参考时钟。

在误码检测模块中，将输入数据和本地图形序列同步对齐，记录误码比特数和传输总比特数。

在嵌入式计算机中，根据式(1)计算误码率并显示。

BER =误码比特数传输总比特数×100%(1)当传输总比特数较大时，为方便硬件计算，误码率取1s 内的误码比特数和传输比特数(即比特传输速率)的比值，进行近似计算。

2系统功能实现2.1图形序列发生图形序列发生功能由FPGA 逻辑编程实现。

该功能包括PRBS 序列发生和数据图形发生两部分。

在PRBS 序列发生时，直接产生12.5Gb/s 的序列是相当困难的，因此，系统采用32路并行序列发生设计，通过低速序列合成高速序列，达到降速的效果。

如图2所示，根据用户的输入的速率为12.5Gb/s 的PRBS 序列K 的参数，首先对序列K 进行一系列的异或运算[4]，生成32个速率为390.625MHz 的PRBS 序列k 1，k 2…k 32，这32个序列移位后等价，且其相位彼此相差1/32图形周期。

将32个序列并行取出后，通过16路LVDS 传输到MUX 芯片。

在MUX 芯片中以12.5Gb/s 的速率轮流取样实现并串转换，得到等价的序列K 。

采用这种方法使FPGA 的工作速率降为原来的1/32，实现高速PRBS序列的产生。

图2并行序列发生设计框图在数据图形发生时，由嵌入式计算机根据用户的设置生成数据图形。

图3所示为数据图形发生设计图，嵌入式计算机将生成的数据图形传输到存储器。

在图形发生时，从存储器读取数据，经过FIFO 缓存后进行并串转换。

存储器的读取速率需不小于图形发生的速率，本系统采用DDR3作为存储器，最大数据率64Gb/s，满足设计要求。

同时，存储器容量的大小决定了数据图形的最大长度，当存储器地址达到最高时，地址控制器将循环从最低地址开始递增。

数据图形和PRBS 序列共用LVDS 信号线和MUX 芯片，在并串转换后完成高速数据图形发生。

图3数据图形发生设计框图2.2误码检测图4所示为误码检测设计结构图，PRBS 序列和数据图形采用不同的检测方式。

在PRBS 序列检测时，本地PRBS 发生器截取接收PRBS 序列32个比特作为寄存器初始值产生新的同类型的PRBS 序列。

产生的序列和接收的序列进行并行对比，同步计数器记录错误比特的个数。

若在一定量比特对比中，在失步检测器中错误比特数超过失步门限(误码率过大)，则接收序列失步。

本地PRBS 发生器截取新的接收PRBS 序列，继续上述操作。

若32个比特对比全部正确，则接收序列实现同步，即比特对齐。

在序列同步后，误码计数器和总计数器分别开始记录错误的比特数和比特总数。

在数据图形检测时，首先进行数据的同步对齐。

在数据同步检测模块中，将接收的数据图形和本地的数据图形进行对比，由于是并行数据对比，为避免串位的情况，同时和本地数据图形逐比特移位后进行对比。

若对比正确，则实现同步。

地址控制器通过改变地址输出存储器内的数据图形，移位器根据同步时的移位比特数将数据图形移位。

接收的数据图形和移位后的本地图形进行对比，系统开始计算误码率。

2.3宽带时钟产生本系统要求输出时钟在100MHz 至12.5GHz 范围内频率连续可变，并且有较高的频率稳定度和频谱纯度。

图5所示为宽带时钟产生方法图，时钟模块使用低相位噪声的集成PLL 芯片替代DDS 作为激励[5]，在激励图4误码检测设计结构图后端采用多组频率合成电路分段实现宽频时钟输出，最后对时钟进行整形放大。

系统选用Hittite 公司本底噪声-165dBc/Hz 的集成PLL 芯片，片上集成小型化宽频带VCO，分辨率达38bit，保证了极低的输出相位噪声。

图5宽带时钟产生方法3测试与分析3.1输出数据测试利用高速采样示波器86100C 对系统的输出信号进行眼图测试。

设置输出不同速率的信号，信号的码型包括PRBS31和数据图形。

记录每次速率测试时眼图的上升沿、下降沿、交叉点和抖动数据。

速率为12.5Gbps 的输出信号眼图如图6所示。

图6速率为12.5Gbps 的输出信号眼图眼图参数测试表如表1所示。

表1眼图参数测试表速率/Gbps 眼图参数上升时间/ps 下降时间/ps 交叉点/%总抖动/ps 0.138.538.848.09.60.536.737.951.88.7133.536.154.28.2626.927.353.97.512.522.823.755.47.8由测试结果分析可知，不同速率输出信号眼图的上升沿和下降沿均在40ps 以内，交叉点在40%～60%，总体抖动在10ps 以下，达到高质量信号输出的要求。

3.2误码测试现对系统的误码检测功能进行测试，测试源为MP1800信号质量分析仪。

使用其输出误码数和误码率可设的功能，依次进行独立的误码个数和误码率的测试。

在不同速率下，通过系统的测量值和MP1800的设置值进行对比分析，得到误码检测准确度。

具体测试结果如表2所示。

表2误码测试对比表速率/Gbps MP1800本系统MP1800本系统0.111111e-51e-50.5991e-31e-31331e-71e-76551e-61e-612.5771e-101e-10误码个数误码率下转25页测试结果表明，系统的误码测试结果与MP1800的设置值一致，具有较高的准确度，能够满足高速误码测试的需求。

4结束语本文设计了一种串行误码测试仪，基于Xilinx公司的XC7K325T FPGA作为核心平台，采用并行序列图形发生和误码检测，提高了误码测试速率。

通过和宽带时钟模块结合，测试速率范围覆盖100Mb/s～12.5Gb/s。

最后通过系统测试，证明了系统方案的可行性，能够满足多种类的宽速率范围的误码测试需求。

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一种基于FPGA的高速误码测试仪的设计

一种基于FPGA的高速误码测试仪的设计


据设置 的参数合 成相 应的频 率。具体 合成 哪一个 ， Ｆ Ｇ 由 ＰＡ
来 实 现 对 Ｓ ７ ３ Ｌ的 控 制 。 Ｙ８７ ９
该 模 块 还 要 实 现 Ｆ Ｇ 读 取 Ｓ ８ ７ ０ 的 功 能 ． 以 确 定 ＰＡ Ｙ ７ ０￣
Ｓ ７０Ｖ是否 完成 时钟提 取及 数据恢 复 。根据 Ｓ ８７０ Ｙ８７ ｏ Ｙ ７０ Ｖ 的 工 作 原 理 ，可 以用 硬 件 语 言 Ｖ ｒｏ 编 写 程 序 在 Ｆ Ｇ 实 ｅ ｌｇ ｉ ＰＡ
发送 、 收模块在 Ｆ Ｇ 中实现 ， 制模块 由单片机实 现 ， 接 ＰＡ 控 显 示 模 块 由 单 片 机 驱 动 ． 样 使 得 设 计 的 误 码 分 析 仪 具 有 体 积 这
收稿 日期 ：０ ０ ０ — １ ２ １ － ３ ２ 稿 件 编 号 ：０ １ ３ ２ ２ １０ １ １
输 输出
码 分 析 仪 的 工 作 模 式 已 发 展 到 如 下 ４种 ： 析 仪 模 式 、 分 发 生 器 模 式 、 析 仪 ， 生 器 模 式 、 通 模 式 ［。 本 设 计 分 发 直 ２ １
中 的 误 码 测 试 仪 属 于 第 ３ 种 类 型 。 即 该 误 码 测 试 仪 可 以产 生 测 试 的 码 流 ． 可 以进 行 误 码 测 试 。 又
ｍ 序 列 作 为 测 试数 据 ， 测 试 速 率 最 高 可达 到 １５Ｍｂｓ 其 ５ ／。由 于将 物 理 层 上 的各 协 议 层 的 功 能 集 中 到 Ｆ Ｇ 内部 实现 ． ＰＡ 减 少 了硬 件 和 软 件 的 设 计 复 杂 度 ， 并且 缩短 了 系统 的 开发 的 周 期 ， 有 可 升 级 的特 点 。 具 关键 词 ：高速 误 码 测 试 仪 ； 场 可 编 程 门阵 列 ； ｅ ｌ 现 Ｖ ｒｏ ｉ ｇ硬 件 描 述 语 言 ； 块 图元 ； 真 ； 序 列码 模 仿 Ｍ 中 图分 类 号 ： Ｎ Ｏ Ｔ ６９ 文献标识码 ： Ａ 文 章 编 号 ：１７ — ２ ６ ２ １ ）７ １９ ０ ６ ４ ６ ３ （０ １０ － ２ — ５ ０
基于FPGA的高速误码测试系统设计.doc

基于FPGA的高速误码测试系统设计.doc

1.系统组成原理数字通信系统的误码测试一般有近端测试和远端测试2种方式，如图1 (a)、(b)所7J\o(a)近端测试(单向)方式图(b)远端测试(环路)方式图图1数字通信系统的误码测试图1中误码测试发送部分与误码测试接收部分为误码测试系统的基本组成。

木文设计的误码测试发送和接收系统图分别如图2和图3所示。

时钟信号发生器—►码型产生与选择Tp吴码插入控制f输出接口电路图2误码测试发送系统图(3)误码测试接收系统误码测试发送部分主要由时钟信号发生器、伪随机码和人工•码发生器、误码插入发生器以及接曰电路组成它可以输出各种不同序列长度的伪随机码（从（2”7-1广（2'23-1）bit）和16bit的人工码，以满足ITU-T对不同速率的PCM系统所规定的不同测试用的序列长度。

它具有“0”码插入功能,并能发出带有10^3^10^-6误码率的数据，可用于检测被测设备和系统的承受能力和检测告警功能等。

接口电路用来实现输出CM 1码、HDB3 码、NRZ码和RZ码等码型，以适应符合ITU-T要求的被测电路的各种不同接口码型。

输出码型经被测信道或被测设备后，由误码测试接收部分接收，接收部分可产生一个与发送部分码发生器产生的图像完全相同的且严格同步的码型，并以此为标准，在比特比较器中与输入的图案进行逐比特比较。

被测设备产生的任何一个错误比特，都会被检出误码，并送误码计数器显示。

2.伪随机序列发生与自校验误码插入误码测试系统的工作码流是伪随机序列。

印序列具有B好的伪随机噪声性质，是在通信工程中被广泛应用的伪随机序列之一，本系统采用m序列发生器产生伪随机序列。

图4为『7的伪随机序列发生器结构。

伪随机序列发生器在2. 048MHz时钟信号的作用下产生序列长度为2^7-1=127的伪随机序列。

伪随机序列发生器部分VHDL源程序如下：library ieee;use ieee. std logic 1164. al;1 entitympsn7isport (elk: in std logic;load: in stdlogic;Q: out std logic);endmpsn7;architecture one ofmpsn7issignal cO, cl, c2, c3, c4, c5, c6, c7: std logic； beginprocess (elk, load)beginif (elk' eventand elk二'1! ) thenif (load='1! ) thenc7<=z (T ;c63 O';c5<=, 0z ;c4<=, O';c3<=z O';c2<=z O';cl<=, 0z ;coe r ;Q<=c7;elsecl<=cO;c2<=cl;c3<=c2;c4<=c3;c5<=c4;c6<=c5;c7<=c6;c0<=c7xor c4xor c3xor c2;Q<=c7;end if;end if;end process;end one;图(5)给出了在EP1K30TC144-3FPGA上实现VHDL伪随机序列发生器模块时序仿真结果。

基于VSC8228的高速误码测试仪的设计

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误码率测试仪。国内厂家的产品, 其信号处理 入缓冲器，时钟恢复单元，提供反馈和可编
速度较低，很难跟上现代通信系统的发展。 程的输出驱。每个信道可以由各自的内部
国外的产品功能比较完善, 处理速度很高, 但 寄存器和硬件 I / O口来独立控制。VSC8228
其价格也相对较高。本文根据VI TESSE公司 的状态寄存器与控制寄存器的地址从00h到
接收信道( RX) ，发送信道( TX) , 码型产生器 与检测器，串行接口。当芯片应用于 SGMI I
事信 息传输 与处理研 的不断发展，通信系统向着工作频率更高， 的标准时，接收信道能够提供一个从数据中
究。
信号处理更快的方向发展。在这种情况下， 提取的时钟，除了这种情况之外，接收信道
对于高速通信系统性能的检验，就需要高速 和发送信道完全相同。每个信道都有一个输
* 湖北省自然科学基金 引言
除光纤信道填充字来调整输入数据与本地参 考时钟的时序差异。
资助项目( 2004ABA045 )
在数字通信系统的性能测试中，通常使
VSC8228 芯片主要分为四个主要部分：
2 00 7年 12 月 3 日收到本 文。黄秋元：副教授，从
用误码测试仪对其误码性能进行测量。目前 市面上已有多种误码测试仪。随着通信技术
摘要： 本文介绍了利用VSC8228完成高速误码检测的实现过程。 通过实 际使用表明：该方案的实现不 仅廉价和使用方 便， 而且 性能可 靠。
关键词：误码测 试；高速；重定时 器；VSC8228
利用获得的单一的时钟频率，该芯片可以将 输入的串行数据在重定时器模式下与本地的 参考时钟同步，或者在重发器模式下，与从 输入数据中提取的时钟同步。在重定时器模 式下，通过增加 / 减少弹性缓冲器插入 / 删
基于FPGA的高速突发模式误码测试系统的设计与实现的开题报告

基于FPGA的高速突发模式误码测试系统的设计与实现的开题报告

基于FPGA的高速突发模式误码测试系统的设计与实现的开题报告一、选题背景与意义随着各种信息技术的迅猛发展，高速通信系统已经成为了人们生活和工作中不可或缺的一部分。

而在这些高速通信系统中，比如数据通信、传感器网络等等，突发模式误码测试是一个重要的课题。

因为在实际的应用场景中，会出现瞬间的电磁噪声、信号干扰等情况，从而使得高速通信系统的信号质量出现异常，比如出现误码等。

因此，突发模式误码测试对于保证高速通信系统的可靠性至关重要。

现有的突发模式误码测试系统多采用软件实现，在测试速度和实时性上存在优化空间，并且软件实现需要CPU的干预，更容易受到CPU性能的限制。

因此，本课题尝试基于FPGA（Field Programmable Gate Array）器件，设计一种高速突发模式误码测试系统，能够提高测试速度和实时性。

二、研究内容与目标本课题的研究目标是设计并实现一种基于FPGA的高速突发模式误码测试系统。

具体的研究内容包括以下几个方面：（1）调研突发模式误码测试系统的基本原理和现有的测试方法；（2）研究FPGA技术的应用和原理，以及如何在FPGA上实现高速突发模式误码测试；（3）设计突发模式误码测试系统的硬件电路，包括信号输入输出、FPGA芯片放置、时序控制、误码检测等电路设计；（4）编写突发模式误码测试系统的软件程序，实现误码测试的参数设置、误码检测与数据存储等功能。

三、研究方法与技术路线本课题的研究方法主要是理论分析和实验研究相结合。

具体的技术路线如下：（1）首先，调研突发模式误码测试系统的基本原理和现有的测试方法，为后续的研究提供理论依据；（2）然后，研究FPGA技术的应用和原理，掌握如何在FPGA上实现高速突发模式误码测试；（3）接着，设计突发模式误码测试系统的硬件电路，包括信号输入输出、FPGA芯片放置、时序控制、误码检测等电路设计；（4）编写突发模式误码测试系统的软件程序，实现误码测试的参数设置、误码检测与数据存储等功能；（5）最后，根据实验数据进行误码测试结果的分析和实验优化，完善突发模式误码测试系统。