基于FPGA误码检测器的设计与实现

一种基于FPGA的误码性能测试方案摘要提出了一种基于的误码测试方案，并简要介绍了该方案的设计思想。

关键词误码仪数字微波传输1系列在数字通信系统的性能测试中，通常使用误码分析仪对其误码性能进行测量。

它虽然具有简单易用、测试内容丰富、误码测试结果直观、准确等优点，但是，价格昂贵、不易与某些系统接口适配，通常需要另加外部辅助长线驱动电路；此外，误码分析仪对于突发通信系统的误码性能测试存在先天不足。

例如，在对系统上行链路误码性能测试时，只有通过外加接口，对连续数据进行数据压扩，才能为被测设备模拟出突发形式的数据，从而完成测试。

这给测试工作带来极大的不便。

另一方面，现今的通信系统大量采用作为系统的核心控制器件。

将物理层上的各协议层的功能集中在内部实现，不仅提高了通信系统的集成，同时也减少了硬件和软件设计的复杂度。

基于上述两方面的考虑，笔者在内部实现了一个简易的多功能误码分析仪。

该误码仪主要有三方面优点一是可以根据用户需要，以连续或突发的方式产生若干种不同的随机序列或固定序列，并据此测试数字通信系统的误码性能；二是测试结果可以误码率或者误码数两种形式，通过外围器件直观地显示出来；三是作为被测系统的一个嵌入式模块，便于功能扩展及系统调试。

1伪随机序列序列许多数字通信理论的结论都基于这样一个假设原始的信源信号为0、1等概并相互独立的随机数字序列。

同样，实际数字通信系统的设计，也是基于相同假设。

因此，为使测试结果尽可能真实地反映系统的性能，采用伪随机序列序列作为测试中传输的信号。

序列是一种线反馈移位寄存器序列，其原理方框图如图1所示。

每级移位寄存器的输出被反馈系数加权可以取1或0，经模2和运算再反馈到第一级。

令第一级的输入为，就有根据反馈系数的取值不同，电路可以产生出各种具有不同特性的数字序列。

对于一定的移位寄存器级数，存在一些特殊的取值，使得输出序列的周期达到最长，即为2-1。

这样的序列被称为最长线性反馈移位寄存器序列，即序列。

基于Android和FPGA的便携式多接口误码分析仪设计的开题报告一、研究背景随着数字通信技术的不断发展，各种数字通信系统已经成为人们生活和工作中不可缺少的一部分。

因此，对数字通信系统的误码性能进行分析和测试是非常重要的。

误码分析仪是进行误码分析和测试的重要工具，通常由数字信号处理器、高速采样模块、高速逻辑芯片和软件等部分组成。

由于便携式误码分析仪具有小体积、低功耗、易于携带等优点，因此受到了越来越多的关注。

二、研究意义目前市场上的便携式误码分析仪主要基于嵌入式系统，但这些系统受限于处理性能和接口数量，无法满足更高的误码分析和测试需求。

因此，开发基于Android和FPGA的便携式多接口误码分析仪将具有以下几个方面的意义：1. 提升误码分析仪的处理性能和接口数量，以满足更高要求的误码分析和测试需求；2. 实现多种通信接口的集成，能够支持多种数字信号的采集和分析；3. 基于Android操作系统，具有友好的操作界面和丰富的应用生态系统，提升用户体验。

三、研究内容和技术路线本研究的主要内容为设计和实现基于Android和FPGA的便携式多接口误码分析仪。

具体技术路线如下：1. 设计硬件部分：采用FPGA芯片和高速ADC芯片实现多通道、高速采样的数字信号采集电路；同时，通过各种接口集成不同的数字信号采集线路，如USB、HDMI、网口等；2. 设计软件部分：采用Android操作系统，通过开发应用程序实现用户友好的界面和实时分析功能；3. 建立通信框架：通过将Android系统和FPGA芯片进行通信，实现数据传输和实时控制功能；4. 验证系统性能：测试设备的各项性能，包括采样性能、实时分析能力、数据传输速率和系统稳定性。

四、进度安排本项目的总体进度安排如下：1. 前期准备：完成相关技术文献调研和相关软、硬件平台的选择；2. 硬件设计：完成电路图设计、BOM表制作和PCB设计等工作；3. 软件设计：完成Android应用程序设计和FPGA软件设计；4. 通信框架建立：完成Android系统和FPGA芯片之间的通信框架建立；5. 验证性能：进行系统性能测试，并对测试结果进行分析和总结；6. 撰写论文：根据项目研究内容和测试结果，撰写一份完整的毕业论文。

基于FPGA的RS485接口误码测试仪的设计
摘要：介绍了一种基于FPGA 的误码测试仪的设计原理、实现过程及调试经验。

该误码测试系统使用RS485 接口，具有原理简单、接口独特、功能丰富等特点，系统具有较好的可扩展性。

在数字通信中，误码率BER（Bit Error Rate）是衡量通信系统质量的一项重要指标。

无论是设备故障、传播衰落、码间干扰、临近信道干扰等因素都可能造成系统性能恶化甚至造成通信中断，其结果都可通过误码的形式表现出来[1]。

因此，误码测试仪是现代通信系统的主要测试仪器之一。

目前，通常使用的传统误码测试仪虽然具有测试内容丰富、测试结果直观等优点，但是由于通信系统复杂程度的不断增加，接口形式变化多样以及一些非标准码率的应用，使得传统误码测试仪的使用受到了一定的限制。

另一方面，近年来FPGA 技术得到了迅速发展，使用FPGA 设计电路具有很大的灵活性，可以大大提高集成度和设计速度，还可以简化接口和控制，有利于提高系统的整体性能和工作可靠性。

本文即介绍了一种基于FPGA 的RS485 接口误码测试仪的设计和实现。

该设计具有系统简单、功能可靠、接口独特等特点，并且增加了传统误码测试仪所没有的测量系统传输延时的功能。

1 设计背景
本文所设计的误码测试仪主要用于测试某通信系统的误码性能。

该通信系统是一个庞大复杂的系统，本文主要介绍信道部分，包括基带的信道编解码和无线信道的收发，其基本框图如图1 所示。

为了在线路传输上保证良好的抗干扰能力，系统采用了RS485 接口，选用了4.096 Mb/s 的码率。

因此，为了测试图1 所示系统的误码性能，误码测试。

1.系统组成原理数字通信系统的误码测试一般有近端测试和远端测试2种方式，如图1 (a)、(b)所7J\o(a)近端测试(单向)方式图(b)远端测试(环路)方式图图1数字通信系统的误码测试图1中误码测试发送部分与误码测试接收部分为误码测试系统的基本组成。

木文设计的误码测试发送和接收系统图分别如图2和图3所示。

时钟信号发生器—►码型产生与选择Tp吴码插入控制f输出接口电路图2误码测试发送系统图(3)误码测试接收系统误码测试发送部分主要由时钟信号发生器、伪随机码和人工•码发生器、误码插入发生器以及接曰电路组成它可以输出各种不同序列长度的伪随机码（从（2”7-1广（2'23-1）bit）和16bit的人工码，以满足ITU-T对不同速率的PCM系统所规定的不同测试用的序列长度。

它具有“0”码插入功能,并能发出带有10^3^10^-6误码率的数据，可用于检测被测设备和系统的承受能力和检测告警功能等。

接口电路用来实现输出CM 1码、HDB3 码、NRZ码和RZ码等码型，以适应符合ITU-T要求的被测电路的各种不同接口码型。

输出码型经被测信道或被测设备后，由误码测试接收部分接收，接收部分可产生一个与发送部分码发生器产生的图像完全相同的且严格同步的码型，并以此为标准，在比特比较器中与输入的图案进行逐比特比较。

被测设备产生的任何一个错误比特，都会被检出误码，并送误码计数器显示。

2.伪随机序列发生与自校验误码插入误码测试系统的工作码流是伪随机序列。

印序列具有B好的伪随机噪声性质，是在通信工程中被广泛应用的伪随机序列之一，本系统采用m序列发生器产生伪随机序列。

图4为『7的伪随机序列发生器结构。

伪随机序列发生器在2. 048MHz时钟信号的作用下产生序列长度为2^7-1=127的伪随机序列。

伪随机序列发生器部分VHDL源程序如下：library ieee;use ieee. std logic 1164. al;1 entitympsn7isport (elk: in std logic;load: in stdlogic;Q: out std logic);endmpsn7;architecture one ofmpsn7issignal cO, cl, c2, c3, c4, c5, c6, c7: std logic； beginprocess (elk, load)beginif (elk' eventand elk二'1! ) thenif (load='1! ) thenc7<=z (T ;c63 O';c5<=, 0z ;c4<=, O';c3<=z O';c2<=z O';cl<=, 0z ;coe r ;Q<=c7;elsecl<=cO;c2<=cl;c3<=c2;c4<=c3;c5<=c4;c6<=c5;c7<=c6;c0<=c7xor c4xor c3xor c2;Q<=c7;end if;end if;end process;end one;图(5)给出了在EP1K30TC144-3FPGA上实现VHDL伪随机序列发生器模块时序仿真结果。

基于FPGA的高速突发模式误码测试系统的设计与实现的开题报告一、选题背景与意义随着各种信息技术的迅猛发展，高速通信系统已经成为了人们生活和工作中不可或缺的一部分。

而在这些高速通信系统中，比如数据通信、传感器网络等等，突发模式误码测试是一个重要的课题。

因为在实际的应用场景中，会出现瞬间的电磁噪声、信号干扰等情况，从而使得高速通信系统的信号质量出现异常，比如出现误码等。

因此，突发模式误码测试对于保证高速通信系统的可靠性至关重要。

现有的突发模式误码测试系统多采用软件实现，在测试速度和实时性上存在优化空间，并且软件实现需要CPU的干预，更容易受到CPU性能的限制。

因此，本课题尝试基于FPGA（Field Programmable Gate Array）器件，设计一种高速突发模式误码测试系统，能够提高测试速度和实时性。

二、研究内容与目标本课题的研究目标是设计并实现一种基于FPGA的高速突发模式误码测试系统。

具体的研究内容包括以下几个方面：（1）调研突发模式误码测试系统的基本原理和现有的测试方法；（2）研究FPGA技术的应用和原理，以及如何在FPGA上实现高速突发模式误码测试；（3）设计突发模式误码测试系统的硬件电路，包括信号输入输出、FPGA芯片放置、时序控制、误码检测等电路设计；（4）编写突发模式误码测试系统的软件程序，实现误码测试的参数设置、误码检测与数据存储等功能。

三、研究方法与技术路线本课题的研究方法主要是理论分析和实验研究相结合。

具体的技术路线如下：（1）首先，调研突发模式误码测试系统的基本原理和现有的测试方法，为后续的研究提供理论依据；（2）然后，研究FPGA技术的应用和原理，掌握如何在FPGA上实现高速突发模式误码测试；（3）接着，设计突发模式误码测试系统的硬件电路，包括信号输入输出、FPGA芯片放置、时序控制、误码检测等电路设计；（4）编写突发模式误码测试系统的软件程序，实现误码测试的参数设置、误码检测与数据存储等功能；（5）最后，根据实验数据进行误码测试结果的分析和实验优化，完善突发模式误码测试系统。

基于FPGA误码检测器的设计与实现欧亚学院本科毕业论文（设计）开题报告题目基于FPGA误码检测器的设计与实现学生：*****学生学号：12610602150807指导教师：导师职称：所在分院：信息工程学院专业：通信工程班级：统本通信1201班提交日期：2015年12月21日备注：“指导教师意见”和“教研室意见”请在“□”打“√”表示。

摘要随着通信测试技术的发展，对测试仪器也提出了更高的要求。

要求测试仪器软件化、智能化。

而且由于通信技术的迅速发展，通信测试仪器的价格比较昂贵，所以要求仪器开发商要考虑到测试仪器的功能问题及仪器的成本问题。

另外，小型化和便携化的思想是通信测试仪器的两个重要发展趋势和方向。

鉴于网络通信监测具有移动性，要对同一通信网络不同测试点进行监测，对于测试点的物理距离比较远的通信网络，要求通信网络测试设备向小型化，便携化的两个方向发展。

手持式网络测试设备主要以现场施工以及运行维护使用为目的，不要求其测试功能的完善，但侧重于实用性和方便性。

误码测试仪主要基于FPGA技术，并且以方便，实用，经济三个方面为主要特点进行设计开发的。

它的核心器件是现场可编程逻辑阵列(FPGA)，便于移植或者升级。

FPGA是目前应用比较广泛的可编程门阵列，如今很多数字通信系统都是用FPGA作为系统的核心控制器件，不仅使系统的集成度大大提高而且降低了硬件设计的复杂程度。

所以，采用FPGA作为智能误码仪的核心控制器件是比较合适的选择。

本论文在分析了误码仪工作原理的基础上，釆用FPGA等构建硬件平台，完成误码仪的功能。

用FPGA实现伪随机序列的收发和误码统计，然后通过数码管显示检测结果。

关键词：误码检测仪FPGA 伪随机码同步AbstractWith the rapid development of communication technology test, also put forward higher requirements for the test instrument. Requirement of intelligent instrument software. And because of the rapid development of communication technology, communication test instruments are expensive, the cost function and instrument so instrument developers to consider to test instruments. In addition, miniaturization and portability of the thought is the two important development trend and direction of communication testing instrument. In view of the network traffic monitoring with mobility, to monitor the same communication networks of different test points, for the physical distance between the test point is far from the communication network, communication network testing equipment to the miniaturization，portable two direction. The portable network test equipment to the main maintenance on-site construction and operation for the purpose, does not require the test function perfect, but focuses on the practicality and convenience. Intelligent error tester is mainly based on FPGA technology, and with convenient, practical, the three aspects of economy as the main characteristics of the design and development of the. It is the core component of field programmable logic array (FPGA), easy to transplant or upgrade. FPGA is widely used programmable gate array, now a lot of digital communication system is using FPGA as the core of the system control device，not only the system integration degree greatly improve and reduce the complexity of the hardware design. So, using FPGA as the core control device of intelligent error tester is a suitable choice.In this paper, based on the analysis of the principle of the error code, using FPGA，processor and other hardware platform to complete the function of the error tester. FPGA implementation of the pseudo random sequence of transceiver and error statistics，and then through the digital tube display detection results.Key Words : Error detecting instrument FPGA Pseudo random code Synchronization目录摘要 (I)Abstract .......................................................................................................................... I I 1.绪论 ........................................................................................................................- 1 -1.1研究目的及意义 .........................................................................................- 1 -1.2国外研究现状 .............................................................................................- 1 -1.3本课题主要要求容 .....................................................................................- 2 -2.系统的总体方案设计 ............................................................................................- 4 -2.1 EDA与VHDL介绍 .......................................................................................- 4 -2.1.1 FPGA发展历程.................................................................................- 4 -2.1.2 VHDL语言介绍.................................................................................- 6 -2.2总体方案设计， .........................................................................................- 7 -2.2误码率测试基本原理 .................................................................................- 7 -2.3伪随机序列的原理及特点 .........................................................................- 8 -2.4硬件电路设计方案选择 .......................................................................... - 10 -3.功能设计 ............................................................................................................. - 11 -3.1基本功能设计 .......................................................................................... - 11 -3.1.1伪随机码型发生单元设计 ........................................................... - 12 -3.1.2误码插入单元 ............................................................................... - 12 -3.1.3误码检测单元设计 ....................................................................... - 13 -3.1.4同步模块 ....................................................................................... - 14 -3.1.5显示模块 ....................................................................................... - 15 -3.1.6模拟信道模块 ............................................................................... - 18 -3.2 顶层电路的设计 ..................................................................................... - 19 -4.功能的仿真和验证 ..............................................................................................- 20 -4.1仿真验证 ...................................................................................................- 20 -4.1.1伪随机码型发生单元设计 ....................................................................- 20 -4.1.2误码插入单元和模拟信道模块 ............................................................- 20 -4.1.3误码检测单元设计 ................................................................................- 20 -4.1.4同步模块 ............................................................................................... - 21 -4.1.5显示模块 ............................................................................................... - 21 -4.2整体仿真图 .............................................................................................. - 21 -4.3FPGA验证.................................................................................................. - 21 -5.结论 ..................................................................................................................... - 23 -参考文献................................................................................................................. - 24 -致谢..........................................................................................................................- 25 -1.绪论1.1研究目的及意义在当今的信息时代，通信在我们生活中必不可少。

一种基于FPGA的新型误码测试仪的设计与实现摘要：本文设计实现了一种用于测量基带传输信道的误码仪，阐述了主要模块的工作原理，提出了一种新的积分鉴相同步时钟提取的实现方法，此方法能够提高同步时钟的准确度，从而提高误码测量精度。

关键词：误码测试仪；FPGA ；鉴相器；数字锁相环引言误码仪是评估信道性能的基本测量仪器。

本文介绍的误码仪结合FPGA 的特点,采用全新的积分式鉴相结构，提出了一种新的误码测试方法，经多次测试验证，方案可行，设计的系统稳定。

本文设计的误码仪由两部分组成：发信机和接收机。

1、发信机发信机的主要功能是产生具有随机特性的伪随机m 序列，通过FPGA 由VHDL 编程实现。

伪随机序列产生原理如下：图1 伪随机序列产生原理图其中，ak-i是各移位寄存器的状态，Ci对应各寄存器的反馈系数，为1表示参与反馈，为0不参与反馈。

反馈函数为：当级数n 和反馈系数一旦确定，则反馈移位寄存器的输出序列确定了，m序列的一个重要的性质是：任一m序列的循环移位仍是一个m序列，序列长度为m = 2n-1 。

2、接收机接收机主要由时钟同步模块、状态同步模块组成，其功能框图如图2 所示。

图2 误码器接收机功能框图2.1 时钟提取模块本单元所采用的时钟提取方法是采用新的积分鉴相来实现的，通过在一个时钟周期内对码元进行积分，判断超前滞后，从而极大的降低了因干扰信号的出现导致误调的可能性。

时钟提取的原理图如下：图3 时钟提取原理图（1 ）鉴相器导前- 滞后型数字鉴相器的特点是,它输出一个表示本地估算信号超前或滞后于输入信号的量.如果本地估算信号超前于输入信号,则输出“超前脉冲”, 以便利用该“超前脉冲”控制本地估算信号的相位推后。

反之,则输出“滞后脉冲”,并使本地估算信号的相位前移. 导前- 滞后型数字鉴相器可分为微分型和积分型两种.由于积分型导前- 滞后数字鉴相器,具有优良的抗干扰性能. 因此本设计采用了积分型导前-滞后型数字鉴相器.积分型导前-滞后型数字鉴相器中，本地时钟的上升沿为同相积分的清洗时刻,上升沿到来时,在本地高频时钟下，同相计数器开始计数，当输入码元是“1”时，每来一高频脉冲计数器加1计数，当输入码元是“0”时，每来一高频脉冲计数器减1计数。

基于FPGA的CRC校验码生成器设计摘要：本设计报告基于FPGA实现了一个CRC校验码生成器。

通过选择合适的生成多项式，设计了按位异或运算的模块、数据输入模块、数据与校验码拼接模块以及输出模块。

经过仿真和验证，该生成器能够正确生成CRC校验码，并将输入的数据和校验码一起输出。

该设计能够提高数据传输的可靠性和完整性，适用于数据通信等领域。

关键词：FPGA；CRC校验码；生成多项式；按位异或运算前言信息在传递过程中，可能因某种原因使传输的数据发生错误。

为减少和避免这类错误的发生，除提高硬件的可靠性外，在数据的编码上也应提供检错和纠错的支持。

常见的校验码有奇偶校验码、海明校验码和循环冗余校验CRC (CyclicRedundancy Check〉码，它们都是将被校验的数据代码按k 位一组分组，每组添加r个校验位，形成n位一组的代码，故又称为(n，k）分组校验码。

其中CRC码既可检错又可纠错（与生成多项式的选取有关)，是以数据块为对象进行校验的一种高效、可靠的检错和纠错方法，由于它的编解码简单、纠错能力强且误判概率很低，因而在工业测控及通信系统中得到了广泛的应用。

CAN协议中，为了保证帧传输的可靠性和较高的检错效率，其采用了以下几种检错方式:位错误、填充错误、CRC错误、格式错误及应答错误检测。

如果用m表示报文受损率，那么通过以上检错方式，它对于受损报文检测不到其受损的概率为:m×4.7×10-”，因而CAN总线极高的检错率使得它目前被广泛应用到工业控制、通信、汽车甚至军事等多个领域。

CRC检验作为CAN协议中一种重要的且行之有效的检错方式，它的生成多项式可以检验7级，具有编码简单且误判率低的优点。

1 方案设计CRC（Cyclic Redundancy Check）校验码是一种常用的错误检测码。

其原理是通过对数据进行一系列的位操作，生成一个校验码，然后将数据和校验码一起传输，在接收端进行校验，以确定数据的完整性。

基于FPGA的简易误码测试系统的设计与实现
古志强;石春和;贾盼恩
【期刊名称】《计算机测量与控制》
【年(卷),期】2010(018)011
【摘要】设计了基于FPGA的简易误码测试系统,在充分利用伪随机测试码m序列的规律和FPGA设计的灵活性的基础上,自行设计了发送模块和接收模块,其中重点设计了接收模块中的时钟同步子模块、帧同步和误码检测子模块;先介绍了误码测试系统的基本工作原理、基本架构,再分析主要功能模块的的结构和实现方法,最后在Quartus Ⅱ 6.0上进行时序仿真,并在Altera公司的EPF10K20TC144-4进行实验,能正确累计误码个数;实验结果验证了设计的有效性.
【总页数】4页(P2469-2471,2474)
【作者】古志强;石春和;贾盼恩
【作者单位】军械工程学院,河北,石家庄,050003;军械工程学院,河北,石家
庄,050003;军械工程学院,河北,石家庄,050003
【正文语种】中文
【中图分类】TN88
【相关文献】
1.基于FPGA的数字通信误码测试系统设计 [J], 肖闽进
2.基于FPGA的高速并行光通信误码率测试系统 [J], 刘博;杨宇;陈雄斌;陈弘达
3.基于FPGA的光通信误码率测试系统设计 [J], 游淑民
4.基于FPGA的简易误码仪设计 [J], 齐志强;尚文静;何庆涛
5.基于FPGA的数字误码测试系统设计与实现 [J], 唐庭龙;夏平;刘馨琼
因版权原因，仅展示原文概要，查看原文内容请购买。

接 简便 ． 可 以在 短 时 间 内对 Ｓ Ｆ Ｐ光 通信 模 块 进 行 准 确 测 试 ， 提 高了 Ｓ Ｆ Ｐ光 通 信 模 块 误 码 率 测 试 的 效 率 。 关键词 ： Ｓ Ｆ Ｐ； 误码 率测试 ； Ｆ Ｐ Ｇ Ａ； ｍ 型 伪 随 机 序 列
中 图分 类 号 ： Ｔ Ｐ ３ １ ２
Ｓ Ｆ Ｐ光 通 信 模 块 设 计 了 一 种 基 于 Ｆ Ｐ ＧＡ 的 误 码 率 测 试 系统 ， 系统 采 用 并 行 ｍ 型 伪 随 机 序 列 编 码 ， 可 实现 Ｐ Ｒ ＿ Ｂ Ｓ － ７至
Ｐ ＲＢ Ｓ 一 ３ １ 标 准 的 ｍ 序 列码 流 生 成 ， 与Ｓ Ｆ Ｐ光 通 信 模 块 的 通 信 速 率 为 １ ． ２ ５ Ｇ ｂ ｐ ｓ 。 系统 打 破 常规 测 试 的局 限 性 ， 模 块 连
ｗｉ ｈ ｔ ｈ ｉ ｇ ｈ ａ ｃ ｃ ｕ ｒ ａ ｃ ｙ ， ｉ ． ｅ ． ， ｔ ｈ ｅ ｔ ｅ ｓ ｔ ｅ ｉｃ ｆ ｉ ｅ ｎ ｃ ｙ ｉ ｓ ｉ ｍｐ ｒ ｏ ｖ ｅ ｄ ． Ｋｅ ｙ ｗｏ ｒ ｄ ｓ ：Ｓ Ｆ Ｐ； ｂ ｉ ｔ － ｅ ｒｏ ｒ ｒ ａ ｔ ｅ ｔ ｅ ｓ ｔ； Ｆ Ｐ ＧＡ ； ｍ－ ｓ ｔ ｙ ｌ ｅ ｐ ｓ ｅ ｕ ｄ ｏ ｒ ｎｄ ａ ｏ ｍ ｓ ｅ ｑ ｕ ｅ ｎ ｃ ｅ
Ａ ｂ ｓ ｔ ｒ ａ ｃ ｔ ：Ｂ ｉ ｔ － ｅ ｒ ｒ ｏ ｒ ｒ ａ ｔ ｅ （ Ｂ Ｅ Ｒ ） ｉ ｓ ａ ｃ ｉ ｒ ｔ ｅ ｉ ｒ ｏ ｎ ｕ ｓ ｅ ｄ ｆ ｏ ｒ ｔ ｅ ｓ ｔ ｉ ｎ ｇ ｔ ｈ ｅ ｄ ａ ｔ ａ ｔ ｒ ａ ｎ ｓ ｍｉ ｓ ｓ ｉ ｏ ｎ ｅ ｑ ｕ ｉ ｒ Ｉ ｍｅ ｎ ｔ ａ ｎ ｄ Ｂ Ｅ Ｒ ｔ ｅ ｓ ｔ ｉ ｓ ａ ｎ ｉ ｍ—

基于FPGA的误码分析仪设计摘要：为了设计出基于FPGA的误码分析仪，选用以STC10F08XE单片机为主控制器、以EP1C3T144C8N芯片为误码检测、USART GPU串口屏为显示和控制以及EPCS和MAX232为下载程序，完成了整个硬件系统的设计。

并在整个硬件系统实现的基础上，进行了M序列的产生、数据同步实现、误码监测统计以及液晶显示控制等相关实验。

结合硬件电路以及实现的功能设计了各个功能模块的软件流程图，并结合流程图编写了各个模块的实现程序，然后结合硬件完成了联合调试，最终实现了系统的预期功能。

关键词：误码分析仪；FPGA；M序列；STC10F08XE中图分类号：TN911 文献标识码：A 文章编号：2095-1302（2016）07-00-040 引言在通信系统中，由于信号在传输过程中衰变引起信号电压的变化，导致信号在传输过程中遭到破坏，产生误码。

误码分析仪便是测试误码率的测试仪器，本文旨在通过误码分析仪模块的设计来深入了解其原理及使用方法[1]。

1 总体方案设计1.1 系统需求分析系统使用FPGA和单片机共同控制的方式，使系统具有很高的集成度，并且方便扩展和升级。

经过调研和讨论分析，整个设计的基本功能包括如下几部分[2]：（1）八种测试速率可调：1 K/10 K/100 K/500 K/1 M/2 M/5 M/10 M速率；（2）三种测试码型可选：9位、15位、23位伪随机序列码；（3）误码率的统计和计算；（4）误码的发送、接收、同步以及手动插入误码的设计；（5）TFT-LCD彩屏显示和触摸按键的控制；（6）单片机与TFT-LCD的通信设计；（7）误码测试仪的菜单显示设计；（8）外部指示系统的设计；（9）时钟锁相环设计。

1.2 系统设计方案误码分析仪系统分为硬件设计和软件设计两部分。

选用FPGA芯片实现误码的测试，采用Verilog硬件描述语言通过EDA软件设计外围电路和必要的功能。

第二章误码仪的设计原理上一章中曾提到，实现误码仪的设计有两大难点：随机序列的发收和信号接收的时钟同步。

本章将介绍针对这两大难点而提出的一种简单实现误码仪的设计原理，即用m序列这种伪随机序列代替随机序列进行发收，用灌码同步的方法实现信号接收的时钟同步难题。

2.1 最长线性反馈移位寄存器序列——m序列m序列是最常用的一种伪随机序列。

他是最长线性反馈移位寄存器序列的简称。

真如她的全名表达的那样，m序列是由带线性反馈的移位寄存器产生的序列，并且具有最长的周期。

带线性反馈逻辑的移位寄存器设定各级寄存器的初始状态后，在时钟的触发下，每次移位后各级寄存器状态会发生变化，对于其中末级寄存器的输出，随着移位时钟节拍的推移会产生一个序列，成为移位寄存器序列。

可以发现，移位寄存器序列是一种周期序列，其周期不但与移位寄存器的级数有关，而且与线性反馈逻辑有关。

以上图所示的4级移位寄存器为例，图中的线性反馈逻辑遵从如下递推关系式：A4=A1⊕A即第3级与第4级的模2和运算结果反馈到第1级去。

假设4级移位寄存器的初始状态为0001，经过一个时钟节拍后，各级状态自左向右移到下一级，未级输出一位数，与此同时模2加法器输出值加到移位寄存器第一级，从而形成移位寄存器的新状态，下一个时钟节拍到来又继续上述过程。

未级输出序列就是伪随机序列。

A n =100110101111000100110101111000…，这是一个周期为15的周期序列。

改变反馈逻辑的位置及数量还可以得到更多不同的序列输出。

从上述例子可以得到下列结论：1、线性移位寄存器的输出序列是一个周期序列。

2、当初始状态是0状态时，线性移位寄存器的输出全0序列。

3、级数相同的线性移位寄存器的输出序列和反馈逻辑有关。

4、同一个线性移位寄存器的输出序列还和起始状态有关。

5、对于级数为r 的线性移位寄存器，当周期p ＝2r －1时，改变移位寄存器初始状态只改变序列的初相。

这样的序列就是m 序列。

题目：基于FPGA的误码率测试目录一设计内容及任务 (3)1.1设计内容 (3)1.2设计任务 (3)二设计方案 (4)2.1方案猜想 (4)2.2系统整体方案设计 (4)三系统硬件调试 (4)3.1系统硬件的整体设计框图 (4)3.2FLEX 10K最小系统 (5)3.3单片机最小系统 (7)3.4并行接口电路 (7)3.5显示电路 (8)3.6复位电路 (9)四系统软件设计 (10)4.1发送模块 (10)4.1.1M码产生模块 (10)4.1.2误码插入模块 (12)4.2接收模块 (12)4.2.1伪随机码同步模块 (12)4.2.2误码统计模块 (13)4.3单片机模块 (14)五系统调试 (15)六课程设计总结 (16)参考文献 (17)附录 (18)一、设计内容及任务1.1设计内容误码率=接收出现差错的比特数/总的发送的比特数实现一个误码率测试电路，在数字通信中，必须在数字信号序列中插入标示码元起始位置的同步码元，否则接收端将无法识别连接数字序列中每一个字符或每一帧的起始码元位置。

对于接收端来说，信息序列是随机的，不可预知的，但帧同步码元则是已知的，所以可以通过检测帧同步码的错码情况来确定整个系统的误码率。

1.2设计任务本系统的核心单元是误码率测试电路，无码测试主要是检测同步头的无码个数，这部分用FPGA来实现，要求数据的速率为19.2MB/S，同步头为7个128位的伪随机码。

测试完毕，将误码个数与总的比特数送往CPU进行处理，计算误码率，最后把测试结果送往数码管输出显示。

误码率测试电路扩展并行口CPU显示电路晶振及复位电路二、设计方案2.1设计猜想根据设计要求得出误码测试原理是：通过对经过被测系统的序列和原序列进行逐位比较，从而得到误码数。

基本原理如图所示：2.2系统整体设计方案本系统是以单片机中心，将各个模块结合起来。

误码测试的是要检测出同步头的误码个数，将结果送往CPU 进行算法处理，再把结果用数码管输出显示。

ｅ ｒｏ ｒ ｔ ｅ ｓ ｔ ｅ ｒ ， ａ ｓ ａ ｔ ｏ ｏ ｌ ｔ ｏ ｔ ｅ ｓ ｔ ｔ ｈ ｅ ｒ ｅ ｌ ｉ ａ ｂ ｉ ｌ ｉ ｔ ｙ ｏ ｆ ａ ｃ ｏ ｍｍｕ ｎ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｓ ｙ ｓ ｔ ｅ ｍ， ｉ ｓ ｗｉ ｄ ｅ ｌ ｙ ｕ ｓ ｅ ｄ ｉ ｎ ｔ ｈ ｅ ｐ ｒ ｏ ｄ ｕ ｃ ｔ ｉ ｏ ｎ ， ｔ ｅ ｓ ｔ ｉ ｎ ｇ ， ｉ ｎ ｓ ｐ ｅ ｃ ｔ ｉ ｎ ｇ ａ ｎ ｄ ｍａ ｉ ｎ ｔ ｅ ｎ ａ ｎ ｃ ｅ
摘 要 ：误码率是评价数据传 输设备及其信道工作质量 的一个重要指标 ，而误码 仪作为通信系统的可靠性测量工 具，广泛 用于传输设备 的生产调试 、检验 以及 日常维护维修 ，旨在完成一个 高斯 衰落信道 下数字基带系统的实现及其误码率性 能的 测试 。借助Ｆ Ｐ ＧＡ实验平 台，通过ｖ ｒ ｉ ｌ ｏ ｇ 语言在Ｆ Ｐ ＧＡ， …片上编程 以实现数字 基带信号 的产 生、星座映射 、基带成 型、信 ｏ 道 、匹配滤波、判决、解映射、误码 计算等模块 ，并通过Ｆ Ｐ Ｇ Ａ的数码管显示误码率。 关键词：通信系统 误码仪 Ｆ Ｐ ＧＡ Ｍａ ｔ ｌ ａ ｂ
ｏｆ ｔ ｒ ａ ｎｓ ｍｉ ｓ ｓ ｉ ｏ ｎ ｅ ｑｕ ｉ ｐｍ ｅ ｎｔ ．Ｉ ｎ ｔ ｈｉ ｓ ｐａ ｐ ｅ ｒ ， ａ ｂｉ ｔ ｅ ｒｏ ｒ ｔ ｅ ｓ ｔ ｅ ｒ ｏｒ ｆ ｄｉ ｇｉ ｔ ａ ｌ ｂ ａ ｓ ｅ ｂ ａ ｎ ｄ ｃ ｏ ｍｍｕ ｎ ｉ ｃ ａ ｔ ｉ ｏｎ ｓ ｙ ｓ ｔ ｅ ｍｓ ｏ ｖ ｅ ｒ Ｇａ ｕ ｓ ｓ ｉ ａ ｎ ｆ ａ ｄｉ ｎ ｇ ｃ ｈ ａ ｎｎ ｅ ｌ ｉ ｓ
ｄ ｅ ｓ ｉ ｇ ｎ ｅ ｄ ， ａ ｎ ｄ ｔ ｈ ｅ ｃ ｏ ｒｅ ｓ ｐ ｏ ｎ ｄ ｉ ｎ ｇ ｔ ｅ ｓ ｔ ｏ ｆ ｂ ｉ ｔ ｅ ｒ ｒ ｏ ｒ ｒ ａ ｔ ｅ（ Ｂ ＥＲ） ｐ ｅ ｒ ｆ ｏ ｒ ｍａ ｎ ｃ ｅ ｃ ａ ｎ ｂ ｅ ｒ ｅ ａ ｌ ｉ ｚ ｅ ｄ ． Ｂｙ ｍｅ ａ ｎ ｓ ｏ ｆ Ｆ Ｐ ＧＡ ｅ ｘ ｐ ｅ ｒ ｉ ｍｅ ｎ ｔ ｐ ｌ ａ ｔ ｆ ｏ ｒ ｍ， ｔ ｈ ｅ

基于FPGA的误码仪设计与实现作者：陈小敏朱秋明虞湘宾孟田珍来源：《中国现代教育装备·高教》2013年第02期摘要：误码率是评价数据传输设备及其信道工作质量的一个重要指标，而误码仪作为通信系统的可靠性测量工具，广泛用于传输设备的生产调试、检验以及日常维护维修，旨在完成一个高斯衰落信道下数字基带系统的实现及其误码率性能的测试。

借助FPGA实验平台，通过Verilog语言在FPGA芯片上编程以实现数字基带信号的产生、星座映射、基带成型、信道、匹配滤波、判决、解映射、误码计算等模块，并通过FPGA的数码管显示误码率。

关键词：通信系统误码仪 FPGA Matlab在数字通信系统中，通常使用误码分析仪对系统的误码性能进行测量，并以此来判断该系统的性能优劣。

因为误码分析仪有丰富的测试接口和测试内容，能将结果直观、准确地显示出来而得到广泛应用，并为工程实际应用带来极大便利。

但是由于通用误码仪价格昂贵，并且通常需要另加外部辅助长线驱动电路才能与某些系统接口适配而严重制约了它在实际中的应用。

基于工程的需要，并考虑到实际应用中的困难，提出一个基于FPGA的多功能误码测试方案，借助FPGA实验平台、Verilog语言在FPGA芯片上通过编程实现数字基带信号的产生、星座映射、基带成型、信道、匹配滤波、判决、解映射、误码计算等模块，并通过FPGA的数码管显示误码率[1，2]。

1 数字基带系统无线信道的广泛应用，使得无线衰落信道下数字基带系统的误码性能研究具有更重要的意义[3，4]，数字基带系统模型如图1所示。

在图1中，通过星座映射将比特信息映射为符号信息，脉冲成型使信号转换成适于信道传输的信号波形。

对于低通基带信道，适合于信道传输的时间响应波形通常为近似矩形波。

这里假设图1中的信道为狭义信道，即传输媒介，包括电缆、光纤、无线信道等，并必然存在噪声干扰。

其中，脉冲成型、信道和匹配滤波统称为广义信道。

通常利用匹配滤波器（均衡器）对广义信道的传递函数进行均衡，使其达到理想低通或者余弦滚降低通特性以及限制带外噪声的作用。

基于FPGA的误码仪IP核的设计与实现
潘勇;袁慧梅;侯长宏
【期刊名称】《仪表技术与传感器》
【年(卷),期】2009(000)003
【摘要】提出了一种基于FPGA的误码测试仪IP核的设计方案,该IP核主要由发端模块和收端模块2部分构成:发端模块主要完成序列产生和时钟产生,不同序列长度的伪随机码码型可选,丰富了测试内容,并可手动插入误码,使得测试更接近于实际环境;收端模块主要完成序列同步和序列比对,并可实现智能失同步检测和置位,提高了误码仪的自愈能力.该误码仪IP核具有使用简单、测试内容丰富、误码测试结果准确等特点,最后给出了仿真结果.
【总页数】3页(P27-29)
【作者】潘勇;袁慧梅;侯长宏
【作者单位】首都师范大学信息工程学院,北京,100037;首都师范大学信息工程学院,北京,100037;首都师范大学信息工程学院,北京,100037
【正文语种】中文
【中图分类】TP216
【相关文献】
1.基于FPGA的基带信号误码测试仪的设计与实现 [J], 孙增友;李亚军;刘瑞;侯亮;王瑶宝
2.基于FPGA的误码仪设计与实现 [J], 陈小敏;朱秋明;虞湘宾;孟田珍
3.基于FPGA的误码检测仪设计与实现 [J], 吴晓晶;成卫忠
4.一种基于FPGA的新型误码测试仪的设计与实现 [J], 刘瑞;丁浩;栾晓培;余明鑫;肖永军
5.一种基于FPGA的新型误码测试仪的设计与实现 [J], 刘瑞;丁浩;栾晓培;余明鑫;肖永军
因版权原因，仅展示原文概要，查看原文内容请购买。