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数字后端设计实现之时钟树综合实践篇时钟树综合定义时钟树综合就是指从某个clock的root点长到各个sink点的clock buffer/inverter tree。
工具试图将某个clock所属的所有sinks做到相同长度。
从概念上，我们可以得到几个要点。
图1 时钟树CTS之前你应该先搞清楚以下几点（非常重要）•clock的root点需要定义清楚。
这个可以通过create_clock来定义。
如果是create_generated_clock，它的master clock需要定义清楚。
同时要求generate clock与master clock是可以trace通的•clock 的sinks•哪些clock是同步，哪些是异步的•分析时钟结构，大致画出其结构图。
如果时钟结构比较复杂，建议编写CTS constraint，来引导工具build tree•定义好stop pin ignore pin exclude pin floating pin等•哪些clock是需要做inter-balance的衡量时钟树的几大指标合理的时钟结构能够加速Timing收敛（时钟树综合中级篇）时钟树综合（clock tree synthesis）基础篇设置DRC参数设置max_transition max_capacitance max_fanout等参数。
对于clock的max transition的设置，应该根据clock的频率来设置。
高频率的clock，需要额外设置严格点。
指定clock inverter listset_clock_tree_references -references $cts_clock_inv_listset_clock_tree_references -references $cts_clock_inv_list -sizing_onlyset_clock_tree_references -references $cts_clock_inv_list -delay_insertion_onlyclock inverter cell list的选择往往比较有讲究。
时钟树综合（1）时钟树综合学习背景时钟信号是数据传输的基准，他对于同步数字系统的功能、性能、稳定性起决定性作⽤。
时钟信号通常是整个芯⽚中有最⼤扇出、通过最长距离、以最⾼速度运⾏的信号。
时钟信号必须要保证在最差的条件下，关键的时序要求能够满⾜，否则对时钟信号的任何不当的控制都可能导致紊乱情况，将错误的数据信号索存到寄存器，从⽽导致系统功能的错误。
时钟信号怎么产⽣的时钟信号源⼀般是从晶体（⽯英晶体、陶瓷晶体）产⽣的。
IC设计时通常会使⽤晶体振荡器来提供时钟源信号。
⼀般会使⽤PLL加上晶体振荡器来给芯⽚内部电路提供倍频或相位的时钟信号。
时钟信号特征时钟的周期（频率）、时钟延迟、时钟信号的不确定性是时钟的三个主要特征要素。
时钟信号延迟时钟信号延迟(latency)⼜称为插⼊延迟（insertion delay), 包括时钟源插⼊延迟和时钟⽹络插⼊延迟。
时钟源插⼊延迟是来⾃系统到当前芯⽚（当前模块）时钟根节点(clock root pin)之间的延迟，时钟⽹络插⼊延迟是时钟树的延迟。
时钟信号不确定性时钟信号的不确定性主要是有时钟信号抖动引起的，时钟抖动是先天存在的，所以在时钟树综合的时候只能考虑起影响，⽆法消除。
时钟抖动是信号实际时间与理想时间的偏差，抖动中含有确定抖动成分和随机抖动的成分【】。
时钟信号偏差时钟信号偏差是指同⼀时钟达到该时钟域内的不同寄存器之间的时间偏差，也即是skew=max(|t i−t j|)产⽣时钟偏差的原因有多种：时钟源到各个时钟端点的路径长度不同、各个端点负载不同、在时钟⽹中插⼊的缓冲器不同等。
在什么时候做时钟树综合：如下图所⽰，通常在物理设计布局完成之后布线之前进⾏时钟树综合。
在此之前所有的寄存器时钟信号是由同⼀个时钟pin驱动的，具有相同的延时的理想时钟。
已经⽣成了gatelevel 的netlist已经有⼀个初步的版图规划，每个逻辑门包括时序器件都有⼀个具体的位置。
已经基于理想时钟完成了时序优化设计。
芯片中时钟树综合质量评价指标介绍时钟树是芯片设计中非常重要的一部分，它负责为芯片内的各个功能模块提供稳定的时钟信号。
时钟树的设计质量直接影响芯片的性能和功耗。
因此，对时钟树的综合质量进行评价是芯片设计过程中的重要任务。
时钟树的综合质量评价指标时钟树的综合质量评价指标主要包括以下几个方面：1. 时钟树延迟时钟树的延迟是指时钟信号从源端到达目的端所需的时间。
时钟树延迟的大小直接影响芯片的工作频率和时序要求。
因此，评价时钟树的综合质量时，需要考虑时钟树延迟是否满足设计要求。
2. 时钟树功耗时钟树的功耗是指时钟信号在时钟树中传输过程中所消耗的能量。
时钟树功耗的大小与时钟树的拓扑结构、电压和频率等因素有关。
评价时钟树的综合质量时，需要考虑时钟树功耗是否在可接受范围内。
3. 时钟树抖动时钟树的抖动是指时钟信号的相位或频率在传输过程中发生的变化。
时钟树抖动会导致芯片的时序偏差和时钟信号的不稳定性。
因此，评价时钟树的综合质量时，需要考虑时钟树抖动是否满足设计要求。
4. 时钟树噪声时钟树的噪声是指时钟信号中的不良成分，包括时钟信号的谐波、杂散等。
时钟树噪声会对芯片的功能模块产生干扰，影响芯片的性能和可靠性。
因此，评价时钟树的综合质量时，需要考虑时钟树噪声是否在可接受范围内。
评价指标的权重不同的芯片设计对时钟树的要求不同，因此，在评价时钟树的综合质量时，需要为不同的评价指标分配不同的权重。
一般来说，时钟树延迟和功耗是两个比较重要的指标，因为它们直接关系到芯片的性能和功耗。
而时钟树抖动和噪声相对来说可以适当放宽要求。
评价方法和工具评价时钟树的综合质量可以采用静态分析和动态仿真的方法。
静态分析是指通过对时钟树的结构和参数进行分析，预测时钟树的性能指标。
动态仿真是指通过模拟时钟信号在时钟树中的传输过程，评估时钟树的实际性能。
评价时钟树的综合质量还可以借助一些专门的工具，如PrimeTime、HSPICE等。
这些工具可以对时钟树进行详细的分析和仿真，提供时钟树的延迟、功耗、抖动和噪声等性能指标。
高性能芯片设计中的时钟树优化技术时钟树是芯片设计中至关重要的一个组成部分，它负责传输时钟信号以保证芯片的正常工作。
在高性能芯片设计中，时钟树的优化技术尤为重要，可以提高芯片的稳定性、降低功耗，并保证芯片的高性能工作。
本文将介绍高性能芯片设计中的时钟树优化技术，并探讨其在芯片设计中的应用。
一、时钟树设计的重要性时钟信号是芯片工作的基准，它控制着各个功能模块的操作时序，因此时钟树设计的合理性直接影响着芯片的性能和功耗。
在高性能芯片设计中，要实现较高的工作频率和低功耗，时钟树的设计至关重要。
一个优秀的时钟树设计应具备以下几个方面的特点：1. 低时钟抖动：时钟抖动会导致芯片工作不稳定，降低性能。
通过合理的时钟树设计，可以减少时钟抖动，提高芯片的工作稳定性和可靠性。
2. 低功耗：时钟信号在芯片中的传输需要消耗功耗，较长的时钟路径和不优化的时钟树设计将导致大量的功耗浪费。
通过优化时钟树设计，可以降低功耗，提高芯片的能效。
3. 均衡和分布平衡：时钟信号在传输过程中，应该保持均衡和分布平衡，避免信号传输的不平衡导致时钟抖动和延迟问题。
二、时钟树优化的目标在高性能芯片设计中，时钟树优化的目标是实现如下几个方面的优化：1. 降低时钟路径的长度：时钟路径越短，芯片的工作频率越高，性能越好。
2. 降低时钟路径的延时：通过合理的时钟树设计，可以降低时钟路径的延时，提高芯片的工作速度。
3. 降低时钟树的功耗：优化时钟树设计，可以减少时钟信号传输过程中的功耗损耗，提高芯片的能效。
三、时钟树优化技术1. 时钟树综合：时钟树综合是时钟树优化的一项重要技术，通过对时钟信号的分析和综合，优化时钟树的结构，减少时钟路径的长度和延时。
时钟树综合工具可以根据设计需求自动完成时钟树的综合工作，生成一个最优的时钟树结构，提高芯片的性能和功耗。
2. 缓冲器插入：在时钟路径过长或者时钟分布不均衡时，可以通过插入合适的缓冲器来优化时钟树设计。
缓冲器可以提升时钟信号的驱动能力，减少时钟路径的延时和功耗。
关于时钟树的调研在集成电路设计中，时钟信号是数据传输的基准，它对于同步数字系统的功能、性能和稳定性起着决定性的作用，所以时钟信号的特性及其分配网络尤其被人们关注。
时钟信号通常是整个芯片中有最大扇出、通过最长距离、以最高速度运行的信号。
时钟信号必须保证在最坏的条件下，关键的时序要求能得到满足。
因此有必要引入时钟树的概念。
首先，我们要明确时钟树的定义。
时钟树，即clock tree，是个由许多缓冲单元(buffer cell)平衡搭建的网状结构，它有一个源点，一般是时钟输入端(clock input port)，也有可能是design内部某一个单元输出脚(cell output pin)，然后就是由一级一级的缓冲单元搭建而成，具体的多少级，根据你的设置以及所使用的单元而定，目的就是使所用终点的clock skew（时钟脉冲相位差）、insertion delay（插入延迟）以及transtion最小了，满足设计要求。
一、为什么要使用时钟树和时间管理器？FPGA内部所有的同步部件（如可编程逻辑块内被配置为触发器的寄存器）都需要时钟信号来驱动。
这样的时钟信号一般是来自外部世界的，通过专用时钟输入引脚进入FPGA，接着传送到整个器件并连接到适当的寄存器。
之所以称为时钟树，是因为主时钟信号在芯片内一次又一次地进行分支（触发器可以视为在分支末端的“叶子”）。
使用这种结构是为了保证所有触发器的时钟信号尽可能一致。
如果时钟使用一条长的走线来一个接一个地驱动触发器，那么最接近时钟引脚的触发器接受的信号看上去将比位于链条的最末端所接收到的快很多，这被称为偏移，并且会带来很多问题（甚至使用时钟树时，在分支上的寄存器之间和分支本身之间也存在一定量的偏移）。
时钟树使用专门的走线，与通用可编程互连相分离。
在实际情况中，可以有多个始终引脚（不能使用的时钟引脚可以作为通用I/O 引脚），而在器件内部可以有多个时钟树。
如果在配置时不把时钟引脚直接连入内部的时钟树，也可以先用该引脚驱动一个称为时钟管理器的专用硬件功能块，由时钟管理器产生一定数量的时钟树。
合理的时钟结构能够加速Timing收敛（时钟树综合中级篇）时钟树综合（Clock Tree Synthesis）一直是数字后端实现中最为重要的步骤之一。
随着芯片时钟越来越多，设计阶段都采用了时钟切换电路，时钟结构越来越复杂（除了func mode外，还有test mode 和mbist等模式）。
针对复杂的时钟结构，想单纯依靠EAD TOOL的CTS engine来实现一个比较好的clock tree质量，几乎不太可能。
而且一个比较理想的clock tree，都是要通过若干次的迭代而产生的，绝对不是你随便跑一次flow就可以的。
在这里顺便强调一个观念，数字后端实现绝对不仅仅是run flow，你的价值不应该停留于此。
如果你还仅仅停留在run flow这个level，劝施主早日改邪归正，呵呵。
那么，下面进入今天的主题。
首先谈谈衡量时钟树质量的几大指标。
时钟树综合（clock tree synthesis）基础篇1.clock tree latency最短clock inverter更少，clock tree上的power更小，占用更少的routing resource以及更容易timing signoff。
2. skew 最小skew对setup和hold都有影响。
特别是hold，如果两个需要进行hold check的register存在较大的skew，那么hold violation就会比较大。
Hold 比较大，就意味着要插比较多的buffer，有可能导致route的问题。
3. Duty Cycle对于时钟树需要保持一个很好的duty cycle。
很多IO接口像DDR，在时钟上升沿和下降沿都会采样数据，所以在clock tree上也需要一个rise delay和fall delay一致的clock inverter。
4. Uncommon path 最短由于clock tree上的common path，会有一部分CRPR补偿（考虑OCV效应）。
集成电路中的时钟树综合分析2012301510055 杨焦电科当前，集成电路工艺发展非常迅速，已从亚微米(015～1μm) 进入到深亚微米(小于015μm) ，进而到超深亚微米(小于0125μm) 。
目前，集成电路批量生产的最小线宽已达到0109μm。
随着工艺的发展，对集成电路设计的要求也日益提高，尤其是同步数字集成电路的时序问题更备受关注。
在同步数字集成电路中，时钟信号为系统中的数据传送提供时间基准，通常是整个芯片中扇出最大、通过距离最长、以最高速度运行的信号，它对于同步系统的运行至关重要，所以，在同步数字系统中时钟信号的特性及其分配网络更被人们所关注。
时钟树必须保证在最差条件下关键的时序要求能得到满足，对时钟信号任何不当的控制都可能导致情况紊乱，将错误的数据信号锁存到寄存器中。
大部分的同步数字系统由级联的时序寄存器组和每组寄存器之间的组合电路组成。
每个数据信号都锁存在一个双稳态寄存器中，该寄存器的使能时钟信号一到达，数据信号就离开双稳态寄存器，穿过组合电路网络进入下一个寄存器，并完全锁存在该寄存器直到下一个时钟信号到达。
一个常用数字同步系统的延时单元由以下三个子系统组成:1) 记忆存储元件; 2) 组合逻辑元件; 3) 时钟产生电路和其分配网络(clocktree) 。
这三个子系统的相互关系对电路能否获得最好的性能和可靠性起着关键作用。
对任意的有序寄存器对R1 、R2 ，其关系可能为以下两种情况之一 :1) R1 输出不能仅通过一系列组合逻辑元件传输到R2 的输入端;2) 存在一组组合逻辑元件直接连接R1 的输出端和R2 的输入端。
在第一种情况下， R1 输出端的信号变化不影响同一周期内R2 的输入。
第二种情况下(用R1 →R2 表示) ， R1 输出端的信号转变将传到R2 的输入端，该情况下R1 、R2 被称为时序相邻的寄存器对，它们组成了一条本地数据路径。
如图1[1 ]所示， Ri 和Rf 为一对时序相邻寄存器对，它们分别为本地数据路径的起始和目标寄存器， Ci 、Cf 分别为驱动Ri 和Rf 的时钟信号，这两个时钟信号都由同一个时钟信号源通过时钟树产生。
ASIC 后端设计中的时钟偏移以及时钟树综合千路,林平分(北京工业大学北京市嵌入式系统重点实验室,北京100022)摘要:目前的ASIC 设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。
但是,有时这样做并不能达到系统要求的时钟偏移。
以一款SMIC 0118L m 工艺的DVB T 数字电视解调芯片为例,分析了时钟偏移的产生原因。
介绍了使用Synopsys 公司Astro 工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。
关键词:时钟偏移;时钟树综合;Astro;手动优化中图分类号:TN402 文献标识码:A 文章编号:1003-353X (2008)06-0527-03C lock Skew and Clock Tree Synthesis in AS IC Backend DesignQian Lu,Lin Pingfen(Bei j ing Embedded Syste m Key Lab ,Beijin g Un iversity o f Technology ,Bei j ing 100022,China)Abstract:Clock skew becomes the primary fac tor of restricting clock frequency in current ASIC design.clock tree synthesis can reduce ske w by inserting buffers,but sometimes it can .t create a satisfactory clock network.The generation principle of clock skew was analyzed taking a SMIC 0118L m digital TV demodulation chip as an e xample.The perform of CTS (clock tree synthesis)using Synopsys Astro was analyzed,how to manually optimize the circuit in order to improve timing was focused,the validity of the method is proved by the tapeout result.Key words:clock skew;clock tree synthesis (CTS);Astro;manually optimize EEAC C:1265A0 引言在大规模集成电路中,时钟信号通常是整个芯片中扇出最大、通过距离最长、以最高速度运行的信号。
