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verilog十六分频实现

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西北工业大学

《FPGA技术实验》

实验报告一

(用计数方法实现一个16分频电路)

学 院： 软件与微电子学院

学 号：

姓 名：

专 业： 微电子学

实验时间： 2011.9.28

实验地点： 毅字楼335

指导教师： ***

西北工业大学

2011 年10月

一、实验目的及要求

实验目的:进一步熟悉verilog语言,学会熟练操作modelsim软件,并用它进行仿真,为以后的进一步发展打下良好基础.

实验要求:使用计数方法实现一个16分频电路,用Verilog写出电路实现程序以及测试文件.

二、实验设备（环境）及要求

实验软件:ModelSim SE 6.2b

三、实验内容与步骤

1. 实验总体设计思路

用一个计数器(counter)来计数,当计数器等于7时,让输出结果翻转,同时计数器置零,如此往下.

a. 输入端口为有时钟信号clk以及复位信号reset,输出为dout,先用reset信号把clk和dout都清零.

b. 在时钟上升沿触发,如果计数器counter等于7,则把dou翻转且把counter清零,否则的话counter自加一.

c. 这样的话就可以实现对时钟信号的16分频.

2. 测试平台设计

模块设计:

`timescale 1ns/1ns

module div_16(clk, reset,

dout);

input clk // 时钟信号

input reset; // 清零端reset,且高电平有效

output dout;

reg[2:0] counter; // 设置一3位计数器

reg dout;

always@(posedge clk or posedge reset) // 在时钟上升沿和复位端上升沿触发

begin

if(reset)

begin

counter=0;

dout=0; // 复位端起作用,计数器和输出结果都清零

end

else if(counter==7) // 若计数器counter为7,dout翻转且计数器清零

begin

dout=~dout;

counter=0;

end

else

counter=counter+1; // 否则的话计数器自加1

end

endmodule //结束

Tesetbench如下:

`timescale 1ns/1ns

module div_bench; reg clk;

reg reset;

wire dout;

div_16 d1(clk,reset,dout); // 实例化

always

begin // 对时钟信号clk赋值

#10 clk=0;

#10 clk=1;

end

initial

begin

reset=1; // 对复位信号reset赋值

#5 reset=0;

#1000 $finish; // 1000ns仿真结束

end

initial

$monitor("dout changed to %b at time %t,%b",dout,$time);//监视输出结果

Endmodule //结束

四、实验结果与数据处理

1. Modelsim仿真结果，波形图，代码覆盖率图等

仿真结果波形图如下:

上图中第一条线是时钟信号(clk),第二条是复位信号(reset),第三条是输出结果(dout),第四条是设置的三位计数器(conuter),复位信号在0时刻清零此时dout和counter都复位,5秒时复位信号失去作用,clk 10ns开始产生,并且周期为20ns,丛仿真波形图中可以看出,dout的周期变为clk的16倍,也就是16分频,这正是我们期望的.

代码覆盖率图如下:

可见代码覆盖率是非常高的.

2. 综合结果，布局布线结果，关键路径，资源利用率等。

综上可见结果正确合理,达到了预期的结果和要求,资源利用率较高.

五、分析与讨论

1. 电路的功能是否正确，仿真是否充分，如何进一步提高代码覆盖率

电路功能正确,仿真充分,代码利用率非常好.

2. 电路的关键路径在哪里，如何对关键路径进行优化。

关键是对计数器的控制,要在7的时刻让输出结果翻转,这是此问题的精华.

六、教师评语

签名：

日期： 成绩

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Verilog实现任意分频

Verilog实现任意分频

Verilog实现任意分频

在Verilog中实现任意分频可以通过使用计数器和分频比例来实现。下面是一个基于计数器的Verilog代码示例，用于实现任意分频。

```verilog

module frequency_divider

input clk,

input rst,

input [7:0] div_ratio,

output reg out

reg [7:0] count;

begin

if (rst)

count <= 0;

else if (count == div_ratio - 1)

count <= 0;

else

count <= count + 1;

end

begin if (rst)

out <= 0;

else if (count == div_ratio - 1)

out <= ~out;

end

endmodule

```

在以上代码中，我们定义了一个名为"`frequency_divider`"的模块，该模块具有以下输入和输出：

- `clk`：时钟信号

- `rst`：复位信号

- `div_ratio`：分频比例，使用8位二进制表示，范围为0到255

- `out`：输出信号

我们使用一个8位计数器(`count`)来进行分频。每当计数器达到分频比例减1时，输出信号取反。例如，如果分频比例为1，则输出信号将与时钟信号同步；如果分频比例为2，则输出信号将是时钟信号的一半频率；如果分频比例为4，则输出信号将是时钟信号的四分之一频率，以此类推。

需要注意的是，以上示例代码仅展示了分频的基本原理，并未考虑输入和输出信号的时序问题，如使 `div_ratio` 在运行时可更改、输出信号的不稳定性等。针对具体应用需求，可以根据实际情况做出适当的修改和调整。

希望以上内容对您有所帮助！

实验五利用条件语句实现计数分频时序电路

实验五利用条件语句实现计数分频时序电路

电子信息工程学系实验报告

课程名称：EDA技术与实验

实验项目名称：利用条件语句实现计数分频时序电路 实验时间：2012.10.21

班级：通信 姓名： 学号：010705

实 验 目 的:

1. 掌握条件语句在简单时序模块设计中的使用。

2. 学习在Verilog模块中应用计算器。

实 验 内 容:

1. 学习Verilog HDL设计课件。

2. 学习测试模块的编写，运行模块调用的例子并进行仿真。

实验步骤：

1. 在教师的指导下，学习Verilog HDL课件。

2. 由教师演示max+plusⅡ课件的文本设计流程。

3. 参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。

实验过程：

一、 BCD编码—七段数码显示译码器

1、新建文本：选择菜单File下的New，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。

2、在文本编辑窗口，输入Verilog语言 ，代码如下：

成 绩：

指导教师（签名）：

3、将文件命名为“serial1”保存v文件。

4、打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现编译器窗口。选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错。

5、建立波形编辑文件：在MAX—plusⅡ菜单内选择Waveform Editor File 项。

6、仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=>”按钮，将左边列表框的结点全部选中到右边的列表框。单击“OK”，选中的信号将出现在波形编辑器中。

7、输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为serial1.scf。单击MAX—plusⅡ菜单内选择Simulator选项，单击Start，接着打开Open SCF（界面如下图），即完成文本的波形仿真。

verilog奇偶分频、一段式、两段式、三段式状态机

verilog奇偶分频、一段式、两段式、三段式状态机

汇报总结

1、偶数分频

偶数倍分频相对简单，可以通过计数器对预分频的脉冲沿计数实现，如果要进行N倍

（N为整数）偶数分频，可由预分频的时钟触发计数器计数，当计数器从0计数到N/2—1

时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数，以此循

环下去。分频的主体程序如下：

`define div_en 8

module freq_div_even(clk_in,

reset,

clk_out

);

input clk_in;

input reset;

output clk_out;

reg clk_out;

reg[2:0] count;

initial

begin

count=0;

clk_out=0;

end

always@(posedge clk_in)

begin

if(!reset)

begin

count<=0;

clk_out<=0;

end

else

if(count==(`div_en/2-1))

begin

clk_out<=~clk_out;

count<=0;

end

else

begin

count<=count+1;

end

end

endmodule

下面定义N为8,对一个脉冲8分频,测试程序如下:

`timescale 1ns/1ns

module testbench;

reg reset;

reg clk_in;

reg[2:0] count; wire clk_out;

freq_div_even test(.clk_in(clk_in),

.reset(reset),

.clk_out(clk_out)

);

initial

begin

reset=0;

clk_in=0;

#5 reset=1;

end

always #10 clk_in=~clk_in;

endmodule

用Verilog语言实现奇数倍分频电路3分频5分频7分频

用Verilog语言实现奇数倍分频电路3分频5分频7分频

用Verilog语言实现奇数倍分频电路3分频5分频7分频

Verilog是一种硬件描述语言（HDL），用于描述数字电路的行为和结构。使用Verilog语言实现奇数倍分频电路可以分为以下几个步骤：

1.定义输入和输出端口

通过module关键字定义一个模块，并指定输入和输出端口的信号。

```verilog

module OddDivider

input clk,

output reg out_3x,

output reg out_5x,

output reg out_7x

```

2.定义局部变量和计数器

定义一个局部变量和一个计数器，用于跟踪时钟周期并确定何时输出。

```verilog

reg [2:0] count;

```

3.实现分频逻辑 使用always块，根据计数器的值判断何时输出，并在输出端口上更新信号。

```verilog

if (count == 3'b000) begin

out_3x <= !out_3x;

end

if (count == 3'b001) begin

out_5x <= !out_5x;

end

if (count == 3'b010) begin

out_7x <= !out_7x;

end

count <= count + 1;

end

```

4.结束模块

使用endmodule关键字结束模块定义。

```verilog

endmodule ```

完整的Verilog代码如下：

```verilog

module OddDivider

input clk,

output reg out_3x,

output reg out_5x,

output reg out_7x

reg [2:0] count;

if (count == 3'b000) begin

out_3x <= !out_3x;

end

if (count == 3'b001) begin