Allegro 经典布线规则设置说明

ALLEGRO约束规则设置步骤(以DDR为例)Dyyxh@pcbtechtzyhust@本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限,错误之处难免,希望大家不吝赐教!在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤.1. 布线要求DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内.2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,DDR_DATA设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set中的attach……,再点击右边控制面板中的more,弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply,弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR.上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table……弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到30,20甚至10个mil.在这些地方,如果你也按照这个约束那么你的pcb中的drc就不可能消的掉.这时一个解决办法就是把这些地方划为一个room,然后给他加上room 属性(即为room的名字area0,1等等).针对这些room内,设定合适的约束(同上).针对线间距,由于每个都分为组内间距和组外间距,所以共有6个约束: DDR_CLK_INNER,DDR_CLK_OUTER,…………………………我们只要对这六个约束设置line to line 和line to shape就可以,分别按上述要求设置就可以了.剩下的步骤和physical中设置是一样的.不过这时assignment table变成了下面这样.下面就是设置线的等长.这个需要我们到Ecset中设置.这些高速线一般都需要端接匹配(数据线由于是双向的,两端都有匹配电阻),所以你的整个etch被分成了好几个net,这时候这些net的长度计算就比较麻烦.一种情况就是你设置XNET,然后对Xnet计算长度,我认为这是最省事也是最好的一种办法,还有就是你不管什么Xnet,分别将各段的长度加起来,算等长.注: 这个时候有个很矛盾的事情,就是你的时钟线如果想定义为来走,即让allegro自己等间距的一次拉,你就不能将之定义为Xnet,我自己用的时候是这样的,我在将时钟线对应的xnet删除后,时钟线就可以成对的拉,而之前尽管设置好了差分属性,系统也是不认的.不知道大家有没有这个经验.下面我就讲讲如何设置这些约束,并将这些约束加到对应的xnet上. 点击或setup》electrical constraint spreadsheet,弹出点击electrical constraint set》routing》total etch length,右边如上图所示出现brd名字,右键点击brd名字,弹出如下右键菜单如上图点击create ECset,则弹出输入DDR_ADDR, 点击ok,则brd名字前出现+号,打开之,可以见到设置好的DDR_ADDR.现在针对DDR_ADDR,就可以设定具体的参数了.比如,你可以将最小长度设定为1600mils, 最大长度设为2500mils.这个参数的取得其实取决于你的时钟走线拓扑,因为按照走线要求,数据线,地址线等等都是以时钟线为基准的,所以,你必须先把时钟线布好,至少以后不能做大的改动,除非你能保证时钟线走线长度不变.这里我们假设你的时钟线长为1550mil+10mils,则显然你的地址线不能短于1560mils,我们取为1600mils.同时我们也可以得到数据线的走线范围为1525+25mils.类似我们设置好时钟和数据线的约束.至此,我们设置好了线长约束规则.下面的问题就是如何应用这些规则到net上去.设定好了Xnet以后,我们就可以在约束管理器中给这些Xnet添加约束. 这时,打开net》routing》total etch length,将右边brd名前+打开,下面则是所有的net名,拖动鼠标选中需要设置约束的那组信号,点击右键,弹出邮件菜单,选中菜单中的ECset Reference ,见下图.弹出对话框选中下拉列表中的DDR_ADDR,则对刚才选中的哪些xnet添加上了DDR_ADDR约束.类似的可以添加DDR_DATA,DDR_CLK约束.设置Xnet主要就是给相关的电阻加上model就可以了.。

allegro 格点设置，格点设置详解allegro 格点设置，格点设置详解by---博励pcb培训在PCB设计过程中，合理的设置格点对PCB设计有很⼤帮助。

根据不同设计阶段，可选择不同的格点。

⾸先，我们讨论布局阶段。

在布局阶段，我们可以选择⽐较⼤的格点，这样有利于器件的对齐和美观。

当然⼤器件最好选择⼤⼀点的格点，⼩器件选择⼩⼀点的格点。

在布局阶段，我们⼀般选择25mil的格点进⾏布局，在抓取器件的时候，可以选择按器件的中⼼点抓取，这样摆放出来的器件会很美观。

其次，在布线阶段，⼀般我们选择⽐较⼩的格点，这也是相对⽽⾔的。

在⾼速PCB设计中，我们⼀般要求线间距要满⾜3W的要求。

这样两根⾛线之间的距离需要满⾜两倍线宽的距离。

举个例⼦，在PCB中的某个内层，我们⾛线是5mil，那么我们可以设置5mil的格点，在线与线之间查看格点数，就知道是否满⾜3w原则。

同理，可根据线宽设置不同的格点。

但是，最好不要设置1mil的格点，这样对你调节⾛线很不⽅便。

以上对格点进⾏了说明，当然，还要根据实际情况灵活把握，根据不同情况，选择适合⾃⼰的格点。

那么，在allegro中，如何对格点进⾏设置呢？⾸先，我们必须了解格点的偏移量。

这⼉的偏移量我们可以理解为⼀个中⼼点，allegro中格点是根据该点向四周发散。

下⾯介绍allegro中格点的详细设置：1、⾸先打开格点设置窗⼝，选择菜单来 setup —> grids ，或直接在命令栏输⼊ “define grid”命令，弹出以下对话框：Allegro 格点设置1.png (24.95 KB, 下载次数: 0)下载附件2014-8-20 14:14 上传图1 格点设置窗⼝Grids On：格点显⽰开关，打开该选项，会在PCB中显⽰出格点，如下图：Allegro 格点设置2.png (10.95 KB, 下载次数: 0)下载附件2014-8-20 14:14 上传图2 格点开关效果区别Non-Etch：对⾮⾛线层内的格点设置，⽐如丝印层、阻焊层、钻孔层All-Etch：对⾛线层格点的设置，⽐如表底层、内层Top：对表层进⾏设置，此后的所有层都单独列出，本例⼦中因为只有两层，所有只显⽰了Top和Bottom。

Allegro差分线走线规则SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置Doc Scope : Cadence Allegro 15.xDoc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev : 1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB 板子信号质量。

b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。

c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。

虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。

2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。

何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。

五、PCB设计中的规则设置在这节的PCB设计中，规则设置不包括对约束管理器中所进行的规则设置。

在Allegro中，所进行的规则设置包括Spacing Rules和Physical Rules：Spacing Rules 是对元件、网线、引脚、敷铜等之间的间距设定规则；Physical Rules是对线宽、过孔的选择等物理属性设定规则。

选择菜单命令Setup/Constraints或则单击Setup工具栏中的按钮，弹出如图8_38所示对话框。

图中包括3部分的内容：Standard design rules（标准设计规则）、Extended design rules（高级设计规则）、Constraint areas（区域规则设定）。

下面对这3部分进行详细介绍。

8_381、标准设计规则1）设定在线检查规则On-line DRC：设定是否实时检查DRC，On表示在线检查，Off表示关闭此功能，建议选择打开实时检查。

2）标准设计规则检查单击图8_38中的按钮，弹出默认规则设置对话框，如图8_39所示。

8_39在此对话框中，可以设定默认的间距规则如：线到线的最小间距、线到焊盘的最小间距以及焊盘到焊盘的最小间距等。

此处定义的规则是默认的规则，是处于最低优先级的规则设定。

2、高级设计规则——间距规则的设定1）设定间距规则值在图8_38所示的对话框中，单击Spacing rule set中的按钮，打开间距规则设定对话框，如图8_40所示。

在此对话框中，可以对所有走线层（选中ALL ETCH）或单独的一层（选择相应的层）来设定默认的间距规则如：引脚到引脚的最小规则、线到线的最小规则、过孔到过孔之间最小的间距规则。

在此还可以设定相同网名是否执行规则检查（Same Net DRC），其默认值是选择Off表示相同网名不执行规则检查，这里建议大家选择On表示对相同网名同样执行规则检查。

2）添加新的规则对整个印制电路板都使用DEFAULT（默认）的规则有时候不能满足用户的要求，在此可以输入新的规则来使用，以增加一个适合时钟信号的规则CLK为例来介绍添加方法。