当前位置：文档之家 › 第6章 寄存器与计数器

第6章 寄存器与计数器

  • 格式：ppt
  • 大小：1.17 MB
  • 文档页数：37

下载文档原格式

  / 37

合集下载

单片机原理及应用 第06章定时计数器

单片机原理及应用 第06章定时计数器

20
6.5 定时器/计数器的编程
初始化
1 根据要求给方式寄存器TMOD送一个方式控制 字，以设定定时器的工作方式； 2 根据需要给TH和TL选送初值，以确定需要的 定时时间或计数的初值； 3 根据需要给中断允许寄存器IE送中断控制字， 以开放相应的中断和设定中断优先级；
也可用查询方式来响应定时器。
JBC TF1,RP1 SJMP DEL2
30
6.6.4 长定时时间的产生
例 假设系统时钟为6MHz，编写定时器T0产生 1秒定时的程序。 （1）T0工作方式的确定 定时时间较长，采用哪一种工作方式？ 由各种工作方式的特性，可计算出： 方式0最长可定时16.384ms;
方式1最长可定时131.072ms; 方式2最长可定时512μs。 选方式1，每隔100ms中断一次，中断10次为1s。
8
6.3 定时/计数器的4种工作方式 方式0、方式1（13位、16位定时计数方式）
T1工作于方式0的等效框图（M1M0=00、01）
GATE=0、A=1、TR1=1 GATE=1、INT1=1、TR1=1。注意定时器初值与定时时间的不同
9
6.3.1 方式0、方式1的说明 定时/计数器T1工作在方式0时，为13位的计数器，由TL1 的低5位和TH1的8位所构成。TL1低5位溢出向TH1进 位，TH1计数溢出置位TCON中的溢出标志位TF1。 GATE位的状态决定定时/计数器运行控制取决于TR1 一个条件还是TR1和INT1引脚这两个条件。 当GATE=0时,A点电位恒为1，则只要TR1被置为1，B 点电位即为1，定时/计数器被控制为允许计数(定时/计 数器的计数控制仅由TR1的状态确定,TR1=1计数， TR1=0停止计数)。 当GATE=1时，B点电位由INT1输入的电平和TR1的状 态确定，当TR1=1，且INT1=1时，B点电平才为1，才 允许定时器/计数器计数(计数控制由TR1和INT1二个条 件控制)。 方式1时，TL1的8位都参与计数，因而属于16位 定时/计数器。其控制方式，等效电路与方式0完全相 10 同。

第6章AT89C51定时器计数器

第6章AT89C51定时器计数器
用12MHz频率的晶体 ，则可输入500KHz的外部脉冲。 输入信号的高 、低电平至少要保持一个机器周期 。如图6- 12
所示 ， 图中Tcy为机器周期。
图6- 12
6.4 定时器/计数器的编程和应用 4种工作方式中 ，方式0与方式1基本相同 ， 由于方式0是为兼容
MCS-48而设 ，初值计算复杂 ，在实际应用中 ，一般不用方式 0 ，而采用方式1。 6.4. 1 方式1应用 例6- 1 假设系统时钟频率采用6MHz ，要在P1.0上输出一个周期 为2ms 的方波 ，如图6- 13所示。
M1 、M0=01 ， 16位的计数器。
图6-5 6.2.3 方式2 计数满后自动装入计数初值。
M1 、M0= 10 ，等效框图如下：
图6-6
TLX作为常数缓冲器 ， 当TLX计数溢出时 ，在置“ 1 ”溢出标志 TFX的同时 ，还自动的将THX中的初值送至TLX ，使TLX从初 值开始重新计数。
定时器/计数器的方式2工作过程如图6-7 (X=0, 1) 。
图6-7 省去用户软件中重装初值的程序 ，来精确定时。
6.2.4 方式3 增加一个附加的8位定时器/计数器 ， 从而具有3个定时器/计数
器。
只适用于定时器/计数器T0 。T1不能工作在方式3 。 T1方式3时相当于TR1=0 ，停止计数（此时T1可用来作串行口
图6-8（ a）
图6-8（b）
2． T0工作在方式3下T1的各种工作方式 当T1用作串行口的波特率发生器时 ， T0才工作在方式3 。 T0为方式3时 ， T1可定为方式0 、方式1和方式2 ，用来作为串
行口的波特率发生器 ， 或不需要中断的场合。 （ 1）T1工作在方式0
图6-9
（2） T1工作在方式1

第06章 MCS-51单片机定时计数器

第06章 MCS-51单片机定时计数器

10
2 8位计数初值自动重装，TL（7 ~ 0）
TH（7 ~ 0）
11
3 T0运行，而T1停止工作，8位定时/计数。
▪ ２．定时/计数器控制寄存器（TCON)
位
D7 D6 D5 D4 D3 D2 D1 D0
位符号 TF1 TR1 TF0 TR0 IE1 IT1 IE0 IT0
TR0：定时 / 计数器0运行控制位。软件置位，软件复位。与GATE有关， 分两种情况：
GATE = 0 时：若TR0 = 1，开启T0计数工作；若TR0 = 0，停止T0计 数。
GATE = 1 时：若TR0 = 1 且/INT0 = 1时，开启T0计数； 若TR0 = 1 但 /INT0 = 0，则不能开启T0计数。 若TR0 = 0， 停止T0计数。
TR1：定时 / 计数器1运行控制位。用法与TR0类似。
▪ (1)计算计数初值。欲产生周期为1000μs的等宽方波脉冲， 只需在P1.7端交替输出500μs的高低电平即可，因此定时 时间应为500μs。设计数初值为X，则有：
▪ （216-X）×1×10-6=500×10-6
▪ X=65536-500=65036＝FE0CH
▪ 将X的低8位0CH写入TL1，将X的高8位FEH写入TH1。
;清TCON，定时器中断标志清
▪
MOV TMOD,#10H
;工作方式1设定
▪
MOV TH1,#0FEH
;计数1初值设定
▪
MOV TL1,#0CH
▪
MOV IE,#00H
;关中断
▪
SETB TR1
;启动计数器1
▪ LOOP0:JBC TF1,LOOP1 ;查询是否溢出
▪

第六章时序逻辑电路-丽水学院

第六章时序逻辑电路-丽水学院

第六章 时序逻辑电路（14课时）本章教学目的、要求：1．掌握时序逻辑电路的分析方法。

2．掌握常用时序逻辑部件：寄存器、移位寄存器、由触发器构成的同步二进制递 增计数器和异步十进制递减计数器，及由集成计数器构成任意进制计数器。

3．熟悉常用中规模集成时序逻辑电路的逻辑功能及使用方法。

4．掌握同步时序逻辑电路的设计方法。

重点：时序逻辑电路在电路结构和逻辑功能上的特点；同步时序逻辑电路的分析方法；常用中规模集成时序逻辑电路的逻辑功能及使用方法；由集成计数器构成任意进制计数器。

难点：同步时序逻辑电路的设计方法第一节 概述（0.5课时）一、定义：1．定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。

2．例：串行加法器：指将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。

需具备两个功能：将两个加数和来自低位的进位相加， 记忆本位相加后的进位结果。

全加器执行三个数的相加运算， 存储电路记下每次相加后的运算结果。

CP a i b i c i-1(Q ) s i c i (D )0 a 0 b 0 0 s 0 c 0 1 a 1 b 1 c 0 s 1 c 1 2 a 2 b 2 c 1 s 2 c2 3．结构上的特点：①时序逻辑电路通常包含组合电路和存储电路两部分，存储电路（触发器）是必不可少的；②存储器的输出状态必须反馈到组合电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。

∑CI COCLKC1<1DQ 'Qia ic i-1c ib is 串行加法器电路二、时序电路的功能描述原状态：q1, q2, …, q l新状态：q1*，q2 *，…，q l*1．逻辑表达式。

Y = F [X，Q] 输出方程。

Z = G [X，Q] 驱动方程（或激励方程）。

Q* = H [Z，Q] 状态方程。

2．状态表、状态图和时序图。

三、时序电路的分类1. 按逻辑功能划分有：计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。

数字电子技术基础-第六章_时序逻辑电路(完整版)

数字电子技术基础-第六章_时序逻辑电路(完整版)

T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）

CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0

CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3

单片机原理及其接口技术--第6章 MCS-51单片机定时器计数器

单片机原理及其接口技术--第6章 MCS-51单片机定时器计数器

单片机原理及其接口技术
T/C方式2的逻辑结构图
1
TH1/TH0
T8
T7
T6
T5
T4
T3
T2
T1
寄存器 计数器
束
TL1/TL0
T8
T7
T6
T5
T4
T3
T2
T1
主目录
上一页
下一页
结
单片机原理及其接口技术
4、方式3 M1M0=11 T0和T1有不同的工作方式
C/T0：
TH0和TL0被拆成2个独立的8位计数器。
28)，向CPU申请中断，标志位TF1自动置位，若中
断是开放的，则CPU响应定时器中断。当CPU响应
中断转向中断服务程序时，由硬件自动将该位清0。
&
加1计数器 & 1
主目录
上一页
下一页
结
束
EA
ET1
单片机原理及其接口技术
2个模拟的位开关，前者决定了T/C的工作状态：当1单片机有2个特殊功能寄存器TCON和TMOD: TCON：用于控制定时器的启动与停止，中断标志。 TMOD：用于设置T/C的工作方式。
主目录
上一页
下一页
结
束
单片机原理及其接口技术
1.定时器控制寄存器TCON
88H TCON
位地址
D7
D6
D5
D4
D3
D2
D1
D0
TF1 TR1 TF0 TR0 IE1 IT1 IE0 IT0 8F 8E 8D 8C 8B 8A 89 88
过实时计算求得对应的转速。
主目录 上一页 下一页 结 束
单片机原理及其接口技术 对于定时/计数器来说，不管是独立的定时器芯片还是单

第六章-STM32-定时器的使用-《基于ARM的单片机应用及实践--STM32案例式教学》课件

第六章-STM32-定时器的使用-《基于ARM的单片机应用及实践--STM32案例式教学》课件

第六章 STM32 定时器的使用 通用定时器配置步骤
1）TIM3时钟使能 这里我们通过APB1ENR的第1位来设置TIM3的时钟，因为 Stm32_Clock_Init函数里面把APB1的分频设置为2了， 所以我们的TIM3时钟就是APB1时钟的2倍，等于系统时 钟（72M）。 2）设置TIM3_ARR和TIM3_PSC的值 通过这两个寄存器，设置自动重装的值及分频系数。这 两个参数加上时钟频率就决定了定时器的溢出时间。
计数器寄存器：TIMx_CNT 预分频器寄存器：TIMx_PSC 自动装载寄存器：TIMx_ARR
第六章 STM32 定时器的使用 通用寄存器时基单元 1）计数器寄存器：TIMx_CNT
16位的计数器，设定值从1~65535
第六章 STM32 定时器的使用 计数器模式 向上计数模式：计数器从0计数到设定的数值，然后 重新从0开始计数并且产生一个计数器溢出事件。
在定时器配置完了之后，因为要产生中断，必不可少的 要设置NVIC相关寄存器，以使能TIM3中断。
6）编写中断服务函数 编写定时器中断服务函数，通过该函数处理定时器 产生的相关中断。中断产生后，通过状态寄存器的 值来判断此次产生的中断属于什么类型。然后执行 相关的操作。
第六章 STM32 定时器的使用 通用寄存器时基单元
第六章 STM32 定时器的使用
2）预分频器寄存器：TIMx_PSC 预分频器可以讲计数器的时钟频率按1到65536之间的任 意值分频，它是一个16位寄存器。 这个寄存器带有缓冲区，它能够在工作时被改变。新的 预分频器参数在下一次更新事件到来时被采。
第六章 STM32 定时器的使用 预分频器寄存器在事件更新时采用
定时器的工作频率计算公式为 CK_CNT=定时器时钟/(TIMx_PSC+1) 其中CK_CNT表示定时器工作频率 TIMx_PSC表示分频系数

【2024版】精品课件-数字电子技术(第三版)(刘守义)-第6章

【2024版】精品课件-数字电子技术(第三版)(刘守义)-第6章
果从Q3~Q0取得输出可以构成一个八进制计数器。 对比一下图 6.6中的时钟脉冲波形与Q3的输出波形， 不难发现，Q3的波形 的频率恰为时钟波形频率的1/8。 如果从Q3取得输出， 则 6.5电路构成了一个8分频器。
第6章 寄 存 器
2. 所谓可编程分频器是指分频器的分频比可以受程序控制。 在现代通信系统与控制系统中，可编程分频器得到广泛的应 用。 下面以图6.10的实际电路为例， 介绍利用移位寄存器 实现可编程分频的基本思路。
(2) 并行加载数据。 断开电源， 将S0、 S1置11（都接 高电平）， 将D0~D3置1010； 接通电源， 此时， 发光二极 管均不亮， 送出一个单脉冲， 观察发光二极管的亮、 灭情 况。如果操作准确， 发光二极管的亮、 灭指示Q0~Q3的数据 为1010， 说明D0~D3的数据已加载到输出端， 此时再改变输 入端的数据， 输出数据不变。
第6章 寄 存 器 实训6 寄 存 器
6.1 寄存器的功能与使用方法 6.2 寄存器应用实例 6.3 寄存器集成电路简介
第6章 寄 存 器
实训6 1. （1） 了解寄存器的基本功能。 （2） 学会寄存器的使用方法。 （3） 熟悉寄存器的一般应用。 （4） 进一步掌握数字电路逻辑关系的检测方法。
第6章 寄 存 器
第6章 寄 存 器
当A、 B的数据(即74LS194 S0、 S1端的数据)为01时， 数据右移； 第一个时钟脉冲过后， 74LS194（1）DSR端的数 据1移位至Q0端， 其他Q端的0均依次右移， 各输出端的数据 如表6.1的第2行数据所示； 此后， 随着时钟脉冲的到来， 发光二极管自左至右一个个点亮， 第8个脉冲以后， 全部二 极管均点亮, 此时， DSR端的数据变为0， 随着后续脉冲的到 来， 发光二极管自左至右一个个熄灭。

数电第六章时序逻辑电路

数电第六章时序逻辑电路

• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?

《数字电子技术》详细目录

《数字电子技术》详细目录

《数字电子技术》目录第1章数制与编码1.1 数字电路基础知识1.1.1 模拟信号与数字信号1.1.2 数字电路的特点1.2 数制1.2.1 十进制数1.2.2 二进制数1.2.3 八进制数1.2.4 十六进制数1.3 数制转换1.3.1 二进制数与八进制数的相互转换1.3.2 二进制数与十六进制数的相互转换1.3.3 十进制数与任意进制数的相互转换1.4 二进制编码1.4.1 加权二进制码1.4.2 不加权的二进制码1.4.3 字母数字码1.4.4 补码1.5带符号二进制数的加减运算1.5.1 加法运算1.5.2 减法运算第2章逻辑门2.1 基本逻辑门2.1.1 与门2.1.2 或门2.1.3 非门2.2 复合逻辑门2.2.1 与非门2.2.2 或非门2.2.3 异或门2.2.4 同或门2.3 其它逻辑门2.3.1 集电极开路逻辑门2.3.2 集电极开路逻辑门的应用2.3.3 三态逻辑门2.4 集成电路逻辑门2.4.1 概述2.4.2 TTL集成电路逻辑门2.4.3 CMOS集成电路逻辑门2.4.4 集成逻辑门的性能参数2.4.5 TTL与CMOS集成电路的接口*第3章逻辑代数基础3.1 概述3.1.1 逻辑函数的基本概念3.1.2 逻辑函数的表示方法3.2 逻辑代数的运算规则3.2.1 逻辑代数的基本定律3.2.2 逻辑代数的基本公式3.2.3 摩根定理3.2.4 逻辑代数的规则3.3 逻辑函数的代数化简法3.3.1 并项化简法3.3.2 吸收化简法3.3.3 配项化简法3.3.4 消去冗余项法3.4 逻辑函数的标准形式3.4.1 最小项与最大项3.4.2 标准与或表达式3.4.3 标准或与表达式3.4.4 两种标准形式的相互转换3.4.5 逻辑函数表达式与真值表的相互转换3.5 逻辑函数的卡诺图化简法3.5.1 卡诺图3.5.2 与或表达式的卡诺图表示3.5.3 与或表达式的卡诺图化简3.5.4 或与表达式的卡诺图化简3.5.5 含无关项逻辑函数的卡诺图化简3.5.6 多输出逻辑函数的化简*第4章组合逻辑电路4.1 组合逻辑电路的分析4.1.1 组合逻辑电路的定义4.1.2 组合逻辑电路的分析步骤4.1.3 组合逻辑电路的分析举例4.2 组合逻辑电路的设计4.2.1 组合逻辑电路的一般设计步骤4.2.2 组合逻辑电路的设计举例4.3 编码器4.3.1 编码器的概念4.3.2 二进制编码器4.3.3 二－十进制编码器4.3.4 编码器应用举例4.4 译码器4.4.1 译码器的概念4.4.2 二进制译码器4.4.3 二－十进制译码器4.4.4 用译码器实现逻辑函数4.4.5 显示译码器4.4.6 译码器应用举例4.5 数据选择器与数据分配器4.5.1 数据选择器4.5.2 用数据选择器实现逻辑函数4.5.3 数据分配器4.5.4 数据选择器应用举例4.6 加法器4.6.1 半加器4.6.2 全加器4.6.3 多位加法器4.6.4 加法器应用举例4.6.5 加法器构成减法运算电路*4.7 比较器4.7.1 1位数值比较器4.7.2 集成数值比较器4.7.3 集成数值比较器应用举例4.8 码组转换电路4.8.1 BCD码之间的相互转换4.8.2 BCD码与二进制码之间的相互转换4.8.3 格雷码与二进制码之间的相互转换4.9 组合逻辑电路的竞争与冒险4.9.1 冒险现象的识别4.9.2 消除冒险现象的方法第5章触发器5.1 RS触发器5.1.1 基本RS触发器5.1.2 钟控RS触发器5.1.3 RS触发器应用举例5.2 D触发器5.2.1 电平触发D触发器5.2.2 边沿D触发器5.3 JK触发器5.3.1 主从JK触发器5.3.2 边沿JK触发器5.4 不同类型触发器的相互转换5.4.1 概述5.4.2 D触发器转换为JK、T和T＇触发器5.4.3 JK触发器转换为D触发器第6章寄存器与计数器6.1 寄存器与移位寄存器6.1.1 寄存器6.1.2 移位寄存器6.1.3移位寄存器应用举例6.2 异步N进制计数器6.2.1 异步n位二进制计数器6.2.2 异步非二进制计数器6.3 同步N进制计数器6.3.1 同步n位二进制计数器6.3.2 同步非二进制计数器6.4 集成计数器6.4.1 集成同步二进制计数器6.4.2 集成同步非二进制计数器6.4.3 集成异步二进制计数器6.4.4 集成异步非二进制计数器6.4.5 集成计数器的扩展6.4.6 集成计数器应用举例第7章时序逻辑电路的分析与设计7.1 概述7.1.1 时序逻辑电路的定义7.1.2 时序逻辑电路的结构7.1.3 时序逻辑电路的分类7.2 时序逻辑电路的分析7.2.1时序逻辑电路的分析步骤7.2.2 同步时序逻辑电路分析举例7.2.3 异步时序逻辑电路分析举例7.3 同步时序逻辑电路的设计7.3.1 同步时序逻辑电路的基本设计步骤7.3.2 同步时序逻辑电路设计举例第8章存储器与可编程器件8.1 存储器概述8.1.1 存储器的分类8.1.2 存储器的相关概念8.1.3 存储器的性能指标8.2 RAM8.2.1 RAM分类与结构8.2.2 SRAM8.2.3 DRAM8.3 ROM8.3.1 ROM分类与结构8.3.2 掩膜ROM8.3.3 可编程ROM8.3.4 可编程ROM的应用8.4 快闪存储器（Flash Memory）8.4.1 快闪存储器的电路结构8.4.2 闪存与其它存储器的比较8.5 存储器的扩展8.5.1 存储器的位扩展法8.5.2 存储器的字扩展法8.6 可编程阵列逻辑8.6.1 PAL的电路结构8.6.2 PAL器件举例8.6.3 PAL器件的应用8.7 通用阵列逻辑8.7.1 GAL的性能特点8.7.2 GAL的电路结构8.7.3 OLMC8.7.4 GAL器件的编程与开发8.8 CPLD、FPGA和在系统编程技术8.8.1 数字可编程器件的发展概况8.8.2数字可编程器件的编程语言8.8.3数字可编程器件的应用实例第9章D/A转换器和A/D转换器9.1 概述9.2 D/A转换器9.2.1 D/A转换器的电路结构9.2.2 二进制权电阻网络D/A转换器9.2.3 倒T型电阻网络D/A转换器9.2.4 D/A转换器的主要技术参数9.2.5 集成D/A转换器及应用举例9.3 A/D转换器9.3.1 A/D转换的一般步骤9.3.2 A/D转换器的种类9.3.3 A/D转换器的主要技术参数9.3.4 集成A/D转换器及应用举例第10章脉冲波形的产生与整形电路10.1 概述10.2 多谐振荡器10.2.1 门电路构成的多谐振荡器10.2.2 采用石英晶体的多谐振荡器10.3 单稳态触发器10.3.1 门电路构成的单稳态触发器10.3.2 集成单稳态触发器10.3.3 单稳态触发器的应用10.4 施密特触发器10.4.1 概述10.4.2 施密特触发器的应用10.5 555定时器及其应用10.5.1 电路组成及工作原理10.5.2 555定时器构成施密特触发器10.5.3 555定时器构成单稳态触发器10.5.4 555定时器构成多谐振荡器第11章数字集成电路简介11.1 TTL门电路11.1.1 TTL与非门电路11.1.2 TTL或非门电路11.1.3 TTL与或非门电路11.1.4 集电极开路门电路与三态门电路11.1.5 肖特基TTL与非门电路11.2 CMOS门电路11.2.1 概述11.2.2 CMOS非门电路11.2.3 CMOS与非门电路11.2.4 CMOS或非门电路11.2.5 CMOS门电路的构成规则11.3 数字集成电路的使用。

第6章 时序逻辑电路

第6章 时序逻辑电路
时序逻辑电路的特点？ 寄存器分类？
８位二进制数码需几个触发器来存放？
2021/8/5
37
计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2021/8/5
7
2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
2021/8/5
8
3. 状态图
标注：输入／输出
反映时序电路 箭尾： 状态转换规律， 现态
及相应输入、
输出取值关系
的图形。
箭头： 次态
2021/8/5
2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程：C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程： YQ'1Q2 输出仅与电路现态有关，
方
为穆尔型时序电路。
程 式
驱动方程：JJ21
Q1 Q0
K2 Q1' K1 Q0'
2021/8/5
J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程：
JJ21
Q1

第6章 计数器和定时

第6章 计数器和定时

+1计数器
溢出
中断
控制 开关
计数原理——定时器 单片机内部脉冲每输入一个脉冲，计数器加1，当 加到计数器各位都为1时，再输入一个脉冲，计数 器各位全变为0，溢出，中断标志置1（SFR中 TCON的TF0、TF1），从而向CPU申请中断。 由预置计数值就可以算出从加1计数器启动到计满 溢出所需的时间，即定时时间。 8位28 = 256；13位213 = 8192；16位 216 = 65536
可编程定时/计数器。
6.1 定时/计数技术概述
在单片微机应用系统中，常常会需要定时或计数，通常采用以 下三种方法来实现： 1．硬件法 硬件定时功能完全由硬件电路完成，不占用 CPU 时间。但 当要求改变定时时间时，只能通过改变电路中的元件参数来实 现，很不灵活。 2．软件法 软件定时是执行一段循环程序来进行时间延时，优点是无 额外的硬件开销，时间比较精确。但牺牲了CPU的时间,所以软 件延时时间不宜长，而在实时控制等对响应时间敏感的场合也 不能使用。
8E
TF0
8D
TR0
8C
IE1
8B
IT1
8A
IE0
89
IT0
88
• 8位寄存器，可位寻址 • 低4位用于外部中断INT0、INT1控制 • 高4位用于T0、T1控制
3、定时/计数器控制寄存器TCON
TCON
位地址
TF1
8F
TR1
8E
TF0
8D
TR0
8C
IE1
8BIT18A NhomakorabeaIE0
89
IT0
88
• TR0(TCON.4)：T0的运行控制位 当GATE=0时，TR0=0则T0停止运行；TR0=1时 T0允许运行 • TF0(TCON.5)：T0溢出兼中断申请标志

单片机原理与应用第6章

单片机原理与应用第6章

三、系统扩展及总线结构
80C51
图5.2
P0口分时复用
D0～n ～ P0 ALE R/W 单片机 ALE
锁 存 地 址 地址 采 样 数 据 采 样 数 据 Di Qi G 地址锁存器
A0～n ～
R/W 存储器
锁 存 地 址
P0
地址
R/W
三、系统扩展及总线结构
地址锁存器
MCS-51单片机的P0口是地址线/数据线分时复用的，实现 这一功能需要引入地址锁存器。常用的地址锁存器的芯片一 般有两类：一类是8D触发器，如74LS273、7474LS377等，另 一类是位锁存器，如74LS373、8282等。
74LS373
8031
6264的地址分配表
P2.7 P2.6 1 1 0 1 0 1
P2.5 0 1 1
选中芯片 6264(1) 6264(2) 6264(3)
地 址 范 围 C000--DFFFH A000--BFFFH 6000--7FFFH
存储容量 8K 8K 8K
例3：某微机系统用62128构成64K存储系统，试将其与 8051进行连接
第6章 单片机系统扩展
6-1 系统扩展及总线结构 6-2 数据存储器扩展 6-3 程序存储器扩展 6-4 I/O扩展 I/O扩展
6-1 系统扩展及总线结构 一、单片机内部资源
8位CPU； 位 ； 4KB字节掩膜 字节掩膜ROM程序存贮器（8031无）； 程序存贮器（ 字节掩膜 程序存贮器 无 128字节内部 字节内部RAM数据存贮器； 数据存贮器； 字节内部 数据存贮器 21个特殊功能寄存器 个特殊功能寄存器(SFR)； 个特殊功能寄存器 ； 2个16位的定时器 计数器； 位的定时器/计数器 个 位的定时器 计数器； 1个全双工的异步串行口 个全双工的异步串行口; 个全双工的异步串行口 4个8位并行 口； 位并行I/O口 个 位并行 5个中断源、2级中断优先级的中断控制器； 个中断源、 级中断优先级的中断控制器 级中断优先级的中断控制器； 个中断源

数电 第6章时序电路

数电 第6章时序电路
' 2 ' 3 ' 1 ' 3 ' 0 ' (Q1Q0 )Q2 (Q3' (Q1Q0 )' )Q2
J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程； 时钟:若采用同步方案,则CP1=CP2=CPn； 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号； 输出：输出与现态和输入的逻辑关系； 状态：各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程，不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表：把任一组输入变量的值和电路的初态值代入状态 方程和输出方程，得到电路的次态和输出值；把得到的次态作 为新的初态，和现在的输入变量值再代入状态方程和输出方程， 得到电路新的次态和输出值。如此继续下去，把每次得到的结 果列成真值表的形式，得到状态转换表。

《单片机原理及接口技术(第2版)张毅刚》第6章习题及答案

《单片机原理及接口技术(第2版)张毅刚》第6章习题及答案

《单片机原理及接口技术》（第2版）人民邮电出版社第6章定时器/计数器思考题及习题61．下列哪些说法是正确的。

A.特殊功能寄存器SCON，与定时器/计数器的控制无关。

对B.特殊功能寄存器TCON，与定时器/计数器的控制无关。

错C.特殊功能寄存器IE，与定时器/计数器的控制无关。

错D.特殊功能寄存器TMOD，与定时器/计数器的控制无关。

错2．如果采用的晶振的频率为3MHz，定时器/计数器工作在方式0、1、2下，其最大定时时间各为多少？答：定时器/计数器工作方式0下，其最大定时时间为TMAX =8.192mS方式1下的最大定时时间为262.144ms；方式2下的最大定时时间为1024ms。

3．定时器/计数器用作定时器模式时，其计数脉冲由谁提供？定时时间与哪些因素有关？答：定时/计数器作定时时，其计数脉冲由系统振荡器产生的内部时钟信号12分频后提供。

定时时间与时钟频率和定时初值有关。

4．定时器/计数器用作计数器模式时，对外界计数频率有何限制？答：由于确认1次负跳变要花2个机器周期，即24个振荡周期，因此外部输入的计数脉冲的最高频率为系统振荡器频率的1/24。

5．采用定时器/计数器T0对外部脉冲进行计数，每计数100个脉冲后，T0转为定时工作方式。

定时1ms后，又转为计数工作方式，如此循环不止。

假定AT89S51单片机的晶体振荡器的频率为5MHz，请使用方式1实现，要求编写程序。

答：定时器/计数器T0在计数和定时工作完成后，均采用中断方式工作。

除了第一次计数工作方式设置在主程序完成外，后面的定时或计数工作方式分别在中断程序完成，用一标志位识别下一轮定时器/计数器T0的工作方式。

参考程序如下：ORG 0000HLJMP MAINORG 000BHLJMP IT0PMAIN: MOV TMOD,#06H ；定时器/计数器T0为计数方式2MOV TL0,#156 ；计数100个脉冲的初值赋值MOV TH0,#156SETB GATE ；打开计数门SETB TR0 ；启动T0，开始计数SETB ET0 ；允许T0中断SETB EA ；CPU开中断CLR F0 ；设置下一轮为定时方式的标志位WAIT: AJMP WAITIT0P: CLR EA ；CPU关中断JB F0,COUNT ；F0=1，转计数方式设置MOV TMOD,#00H ；定时器/计数器T0为定时方式0MOV TH0,#0FEH ；定时1ms初值赋值MOV TL0,#0CHSETB EARETICOUNT: MOV TMOD,#06HMOV TL0,#156SETB EARETI6．定时器/计数器的工作方式2有什么特点？适用于哪些应用场合？答：定时器/计数器的工作方式2具有自动恢复初值的特点，适用于精确定时，比如波特率的产生。

数字电子技术 第6章 寄存器与计数器

数字电子技术 第6章 寄存器与计数器

68
工作原理分析
69
74LS90具有以下功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿 下 降 沿
CPi Q i 1
CPi Qi 1
CPi Q i 1
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器

计算机组成原理第六章

计算机组成原理第六章

指令周期的基本概念
节拍的宽度取决于CPU完成一次基本的微操作的时 间，如：ALU完成一次正确的运算，寄存器间的一 次数据传送等。
不同的指令，可能包含不同数目的机器周期。 一个机器周期中，包含若干个时钟周期（节拍脉冲
或T脉冲）。 CPU周期规定，不同的计算机中规定不同
2. 每条指令的指令周期不同
➢译码器经过对指令进行分析和解释，产生相应的控 制信号提供给时序控制信号形成部件。
机器周期、工作节拍、脉冲及启停控制线路
➢由脉冲源产生一定频率的脉冲信号作为整个机器的 时钟脉冲
时序控制信号形成部件
➢时序控制信号形成部件又称微操作信号发生器，真 正控制各部件工作的微操作信号是由指令部件提供 的操作信号、时序部件提供的时序信号、被控制功 能部件所反馈的状态及条件综合形成的。
2. 微操作：是微命令的操作过程。
– 微命令和微操作是一一对应的。 – 微命令是微操作的控制信号，微操作是微命令的操作过程。 – 微操作是执行部件中最基本的操作。
由于数据通路的结构关系，微操作可分为相容的和互斥：
1. 互斥的微操作，是指不能同时或不能在同一个节拍内并行执行的 微操作。可以编码
2. 相容的微操作，是指能够同时或在同一个节拍内并行执行的微操 作。必须各占一位
联合控制方式
– 大部分指令在固定的周期内完成，少数难以确定的操作采 用异步方式
– 机器周期的节拍脉冲固定，但是各指令的机器周期数不固 定（微程序控制器采用）
微程序控制原理
1. 微命令：控制部件向执行部件发出的各种控制命令叫作 微命令，它是构成控制序列的最小单位。
– 例如：打开或关闭某个控制门的电位信号、某个寄存器的打入脉 冲等。
读写时序信号的译码逻辑表达式

计算机组成原理(第六章)

计算机组成原理(第六章)
第六章 中央处理器 (1)
• • • • 中央处理器（CPU）由运算器和控制器组成。 运算器主要用来完成各种算术和逻辑运算功能； 寄存器：用来存放中间结果、缓冲作用 控制器是全机的指挥中心，在在它的控制下，计算机总是遵循“取指令， 执行指令，取下条指令，执行下条指令…”这样周而复始地工作直到停机 为止。 控制器对指令的执行过程的控制有三种方式： – 同步控制方式
• 现代计算机系统广泛采用的方式 • 基本思想：将每个指令周期分成多个机器周期，每个机器周期中再分成 多个节拍，于是各条指令可取不同的机器周期数作为各自的指令周期。 如简单指令包含一个机器周期，复杂指令可包含多个机器周期。 • 这种方式不浪费很多时间，控制上又不十分复杂。
二、控制器的功能与组成 1、控制器的功能
WE M
RD M
RD M
ZF＝1？
IR(ADR)→PC
写入操作
读出操作
AC+MDR→AC
读出操作
AC∩MDR→AC
0→启停逻辑
第六章 中央处理器 (10)
四、时序部件
– 指令的执行过程严格按照指令操作流程图所规定的时序定时； – 时序部件用来产生必要的时序信号为机器周期和节拍信号定时； – 根据组成计算机各部件的器件特性，时序信号通常采用“电位－脉 冲”制。 – 时序部件的构成
C0～C31
译码器
Hale Waihona Puke XXXXX 控制字段源部件地址
目标部件地址
地址字段
第六章 中央处理器 (19)
(2)、微指令的地址字段 – 微程序有两种不同的顺序控制方式：断定方式和增量方式。两种方 式下地址字段的设置不同。 – 断定方式
• 微指令在CM可不顺序存放 • 外部测试条件的考虑

微机原理与单片机接口技术(第2版)李精华 第6章微处理器中断及定时计数器应用设计

微机原理与单片机接口技术(第2版)李精华 第6章微处理器中断及定时计数器应用设计
低级中断，一个正在执行的高级中断是不能被低级中断而中断的。 （4）若多个同级中断请求同时发出，则单片机按照一定的原则决定执行的顺序。51系列单片机对中
断的查询顺序是“外部中断0→定时/计数器T0→外部中断1→定时/计数器T1→串行口中断”。 （5）若程序正在执行读/写IE和IP指令，则CPU执行该指令结束后，需要再执行一条其他指令才可
处理中断源的程序称为中断处理程序。 CPU执行有关的中断处理程序称为中断处理 。而返回断点的过程称为中断返回，中断响应 和处理过程如图6-1所示。
图6-1 中断响应和处理过程
4
2．中断的处理过程
①接收中断请求。 ②查看本级中断屏蔽位，若该位为1，则本级中断源参与优先级排队。 ③中断优先级选择。 ④处理机执行完一条指令后或者这条指令已无法执行完，则立即中止现 行程序。接着，中断部件根据中断级去指定相应的主存单元，并把被中 断的指令地址和处理机当前的主要状态信息存放在此单元中。 ⑤中断部件根据中断级又指定另外的主存单元，从这些单元中取出处理 机新的状态信息和该级中断控制程序的起始地址。 ⑥执行中断控制程序和相应的中断服务程序。 ⑦执行完中断服务程序后，利用专用指令使处理机返回被中断的程序或 转向其他程序。
7．中断屏蔽
对各中断级设置相应的屏蔽位。只有屏蔽位为1时，该中断级才能参加 中断优先级排队。中断屏蔽位可由专用指令建立，因而可以灵活地调整中断 优先级。有些机器针对某些中断源也设置屏蔽位，只有当屏蔽位为1时，相 应的中断源才起作用。。
6.2 单片机中断系统概述
51系列不同型号单片机的中断源的数量是不同的（5～11个） ，本节以8051单片机的中断系统为例分析51系列单片机的中断系 统，其它各种51单片机的中断系统与之基本相同，8051单片机的 中断系统结构框图如图6-2所示。8051单片机有5个中断源，2个中 断优先级，可以实现二级中断服务程序嵌套，每个中断源可以编 程为高优先级或低优先级中断，允许或禁止向CPU请求中断。与中 断系统有关的特殊功能寄存器有中断允许控制寄存器IE、中断优 先级控制寄存器IP和中断源寄存器TCON、SCON。

第六章 时序逻辑电路

第六章 时序逻辑电路

6.2.时序逻辑电路的分析方法
一、状态转换表： 根据状态方程将所有的输入变量和电路初态的取 值，带入电路的状态方程和输出方程，得到电路次态 （新态)的输出值，列成表即为状态转换表
图6.2.1 此电路没有输入变量，属于穆尔型的时序逻辑电 路，输出端的状态只决定于电路的初态。
6.2.时序逻辑电路的分析方法
Q1* (Q2Q3 ) Q1 Q2 * Q1Q2 Q1Q3Q2 Q * Q Q Q Q Q 1 2 3 2 3 3
(3)输出方程：
Y Q2Q3
6.2.时序逻辑电路的分析方法
6.2.2时序逻辑电路的状态转换表、状态转换图、状态 机流程图和时序图
*
可得逻辑电路的状态方程：
J 0 K0 1 J Q , K 1 1 3 1 J 2 K2 1 J 3 Q1Q2 , K 3 1
Q * Q1 * Q2 Q * 3
* 0
Q0 Q3Q1 Q2 Q1Q2Q3
D1 Q1 D2 A Q1 Q2
（3) 输出方程：
Q1n 1 D1 Q1 n 1 Q2 D2 A Q1 Q2
图6.2.4
Y [( AQ1Q2 ) ( AQ1Q2 )] AQ1Q2 AQ1Q2
6.2.时序逻辑电路的分析方法
例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能， 写出它的驱动方程、状态方程和输出方程，写出电路 的状态转换表，画出状态转换图和时序图。
图6.2.1
解：(1) 驱动方程： J1 (Q2Q3 ), K1 1 K 2 (Q1Q3 ) J 2 Q1 , J QQ , K 3 Q2 1 2 3
  1. 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

6.3
主要内容：
同步N进制计数器
22进制同步加计数器电路
22进制同步减计数器电路 23进制同步加计数器电路 23进制同步减计数器电路 同步2n进制计数器电路的构成方式
同步5进制加计数器电路
同步10进制加法计数器电路
6.3.1
同步n位二进制计数器
1.同步2位二进制计数器
一个由边沿D触发器构成的4位寄存器如下：
无论寄存器原来的内容是什么，只要时钟脉冲CP上升沿到来，则输入端的 数据D3D2D1D0立即被送到寄存器。 n1 n1 n1 n1
Q3 Q2 Q1 Q0
D3 D2 D1D0
真值表如下表所示 ：
6.1.2
移位寄存器
1. 移位寄存器的各种输入输出方式：
例6-6 74LS93的内部电路，采用下面两种不同的级联方式所构成的计数器有 何不同？
（1）计数脉冲从CPA输入，QA连接到CPB； （2）计数脉冲从CPB输入，QD连接到CPA； 解：上述两种级联方式所构成的计数器都是4位二进制计数器或十六进制 计数器。但计数器输出状态的高、低位构成方式不同：
对于级联方式（1），二进制计数器为低位，八进制计数器为高位，其输 出状态为QDQCQBQA； 对于级联方式（2），八进制计数器为低位，二进制计数器为高位，其 输出状态为QAQDQCQB；
当QD QC QB 100时，D =0，则QB =0，保持原状态，可得QC 也保持0状态， Q 则J D QB QC 0，再一个CP 得QD =0，则计数器恢复到QD QC QB =000
（3）将二进制和五进制计数器级联可构成十进制计数器： 如果将QA与CPB相连，CPA作为计数脉冲输入端，如图（a）所示，则计数器的输出 端QD QC QB QA为8421BCD码十进制计数器。 如果将QD与CPA相连，CPB作计数脉冲输入端，如图（b）所示，则输出端QA QD QC QB为5421BCD码十进制计数器。
（d）第3个CP脉冲之后
（e）第4个CP脉冲之后
这样就完成了4位数据串行进入移位寄存器的过程，如果要使这4位数据 从Q3端串行输出，还需要4个移位脉冲的作用
例6-1 所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。设寄存 器的初始状态全为0。
3.并行输入/串行输出/并行输出移位寄存器
（2）当shift/load为高电平时，与门G1~G3被禁止，而门G4~G6被启动。这时各触发 （1）当为shift/load低电平时，与门G1~G3被启动，并行输入数据D0~D3被 器的输出作为相邻右边触发器的输入，即构成一个向右移位寄存器。在时钟脉冲 送到各触发器的输入端D上。当时钟脉冲到来后，并行输入数据D0~D3都 作用下，可从Q3端串行输出数据。 同时存储到各触发器中。这时可从各触发器输出端并行输出数据。
0 0 0
1
0 0
0
1 0
1 1
0
0 0 1
1
0 1 1
1 1
1
0
1
3.同步n位二进制计数器
根据上面介绍的同步2位进制及3位二进制计数器电路，同步n位二进制计 数器电路的构成具有一定的规律，可归纳如下： （a）同步n位二进制计数器由n个JK触发器组成；
（b）各个触发器之间采用级联方式，第一个触发器的输入信号J0＝K0＝1， 其它触发器的输入信号由计数方式决定。
2n进制异步减计数器电路
异步2n进制计数器电路的构成方法
异步3进制加计数器电路 异步6进制加计数器电路 异步非2n进制计数器电路的构成方法
计数器
能够对输入脉冲个数进行计数的电路称为计数器，一般将待计数的脉 冲作为计数器的CP脉冲。 计数器一般是由触发器级联构成的，按其工作方式可分为同步计数器 和异步计数器；按进位体制不同，可分为二进制计数器和非二进制计 数器；按计数数值增、减情况的不同，可分为加法计数器、减法计数 器和可逆计数器。
(1) CLR=1时异步清零，它为高电平有效。 (2) CLR=0（异步清零无效）、LD=0时异步置数。
(3) CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU 上升沿作用下，计数器按照8421BCD码进行递增计数：0000～1001。
(4) CLR=0，LD=1且加法时钟CPU＝1时，则在减法时钟CPD上升沿作用下，按照 8421BCD码进行递减计数：1001～0000。 (5) CLR=0，LD=1，且CPU＝1，CPD=1时，计数器输出状态保持不变。
0 1 0 1 0 0 1 1
可以看出，每输入一个计数脉冲，其输出状态按二进制递增，共输出4个不 同的状态，故称为同步2位二进制加法计数器。 注意：在不考虑触发器传输延迟的条件下，同步2位二进制加法计数器的输 出波形与异步2位二进制加法计数器的相同
2.同步3位二进制计数器
FF0：每来一个CP，Q0翻转一次 FF1：在每次Q0为1之后，再来一个CP， Q1就翻转一次，这种翻转发生在第 偶数个CP上；当Q0为0时，Q1保持不变 FF2：当Q0，Q1都为1之后，再来一个CP时，Q2就翻转一次，其它时间保持不 变
6.4.1
集成同步二进制计数器
以典型产品 74LS161为例，74LS161是十六进制加法计数器，利用它 可以构成小于十六的任意进制加法计数器。
① 异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将 立即被置零。
② 同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升 沿到来，则计数器输出端数据Q3～Q0等于计数器的预置端数据D3～D0。 ③ 加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲 上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为0000～1111。 该功能为它的最主要功能。 ④数据保持。当CLR=1、LD=1，且ET·EP=0时，无论有没有时钟脉冲，计数器 状态将保持不变。
例6-4 用74LS161构成十二进制加法计数器。
解：（1）反馈清零法
计数器一进入1100状态， 立即被清零，故1100状态 仅在瞬间出现，该状态不 属于稳定的计数状态，一 般称为“过度状态”，这 是异步清零的一个重要特 点。
（2）反馈置数法
可以选择它的16个计数 状态0000~1111中任意 12个状态作为十二进制 计数器的计数状态，如 选择0001~1100.
6.4.3 集成异步二进制计数器 （简单，自己看）
集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其 功能。典型产品是74LS93。
（1）触发器A为独立的1位二进制计数器； （2）触发器B、C、D三级为独立的3位二进制计数器（即八进制）； （3）将两者级联可构成4位二进制计数器（即十六进制）； (4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电平有效。 因此，74LS93实际上是一个二－八－十六进制异步加法计数器，采用反馈清零法可构 成小于十六的任意进制异步加法计数器。而构成小于八的任意进制计数器时，可以只 利用其独立的八进制计数器，也可利用级联后的十六进制计数器。
6.4.4 集成异步非二进制计数器
集成异步非二进制计数器同样是在基本异步计数器的基础上扩展而成。其典型产品 是74LS90（或74LS290，两者的逻辑功能相同，但引脚图不同），它的内部电路及引 脚图如图。
由功能表可以看出，74LS90具有以下功能： （1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。即当 R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输出立即被清零。 （2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即当 S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出立即被置9 （1001）。
6.2.1 异步N进制计数器 1.异步2位二进制加计数器 (22 进制）
可以看出，每输入一个计数脉冲，其输出状态按二进制递增，共输出4个不 同的状态，故称为异步2位二进制加法计数器，也称为模4加法计数器。
模：指计数器顺序经过的状态个数，最大模是2n。
2.异步2位二进制减计数器（2)异步2n进制计数器由n个触发器组成，每个触发器均接成T′触发器。 (b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和 触发器的边沿触发方式（上升沿或下降沿）共同决定 。
6.2.2 异步非二进制计数器
1.异步3进制加计数器：以异步2位二进制加法计数器为基础构成，实现这 一点，必须使用带异步清零端的触发器
异步3进制加计数器输出波形：
0
1
0 1
0
0
0 0
2. 任意的异步非2n进制计数器的构成方式也与上述3进制计数器一样，即 采用“反馈清零”法。 例 异步6进制加计数器电路
如果是加法计数器则为： 如果是减法计数器则为：
J1 K1 Q0 J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1 Qn 2
J1 K1 Q0 J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1 Qn 2
6.4
例6-5 利用反馈置数法，用74LS192 构成七进制加法计数器。 （要求采用预置数据输入：0010） 解：74LS192在加计数模式下的状态转换图
由于异步置数存在“过渡过程”，因此要利用1000的下一个状态1001 产生置数低电平从而使计数器立即置数，置数信号LD消失后，74LS192 重新从0010开始新的计数周期。
（3）正常计数。当异步清零端和异步置9端都无效时，在计数脉冲下降沿 作用下，可进行二－五－十进制计数。
（4）保持不变。当异步清零端和异步置9端都无效，且CPA、CPB都为1时， 计数器输出保持不变。
74LS90的内部电路 （1）触发器A为独立的1位二进制计数器。 （2）触发器B、C、D三级为独立的3位五进制计数器，其计数状态范围为000～100。