最新触发器和时序逻辑电路测试题

1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。

解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。

题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。

解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。

题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。

题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。

时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。

Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。

如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。

题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。

题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。

题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。

时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。

2、双拍工作方式的数码寄存器工作时需_____________。

3、按计数器中各触发器翻转时间可分为_________，________。

4、触发器有______个稳定状态，所以也称____________。

5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。

_________计数器是各种计数器的基础。

7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。

8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。

9、JK 触发器是________（为1有效边沿有效）。

10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。

11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。

12、1n n n Q TQ TQ +=+是_____触发器的特征方程。

13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。

二、选择1、存储8位二进制信息要（）个触发器。

2、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。

第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。

SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。

Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。

假定各触发器的初始状态均为Q =0。

1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。

（1）试画出图（a ）中的Q 1、Q 2和F 的波形。

（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。

Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。

触发器及时序逻辑电路考试试题一．填空题：1、欲将D 触发器作成翻转触发器，应令D ＝ ；欲将JK 触发器作成翻转触发器，最简单的方法是 令J ＝ ，K ＝ 。

2、与非门构成的基本RS 触发器输入为D S 、D R ，工作时的约束条件为 。

3、时序逻辑电路的特点是 。

4、一个JK 触发器，现态Q n ＝0，要求在CP 作用下进入次态Q n+1＝1，可令J ＝ ， K= 。

5、设计一个五进制计数器，最少需要触发器的个数是 。

6、具有置0、置1、保持和翻转功能的触发器是 触发器；只具有置0、置1功的触发器是 触发器。

7、D 触发器的特征方程为 ，JK 触发器的特征方程为 。

8、若要将T 触发器转换为/T 触发器，可将T 端接 电平。

9、要存储n 位二进制信息需要 个触发器？ 10、触发器的状态是指 端的状态. 二．选择题:1、输入时钟脉冲频率为100KH Z 时，则十进制计数器最高一级触发器输出脉冲的频率为（ ）。

A ．10KH ZB ．20KH ZC ．50KH ZD ．100KH Z2、具有置0、置1、保持、翻转四种功能的触发器为 ( ) 。

A ．RS 触发器B ．JK 触发器C ．D 触发器 D ．T 触发器3.设计一个七进制计数器，最少需要触发器的个数是( ) 。

A ．2个B ．3个C ．8个D ．15个 4、四位二进制加法计数器能计的最大十进制数位为 （ ）。

A ．4B ．10C ．15D ．16 5、四位二进制加法计数器的有效状态有( )个。

A ．4B ．10C ．15D ．167、下列电路中，是时序电路的是（ ）A ．编码器B ．寄存器C ．译码器D ．加法器 8、/T 触发器具有（ ）功能。

A ．置0B ．置1C ．保持D ．翻转9、与非门组成的基本RS 触发器的输入端D S 称为直接置1端，D R 称为直接置0端，若要使该触发器实现置1功能，应令（ ）。

A ．0S D = 0R D =B ．1S D = 0R D =C ．B ．0SD = 1R D = D ．B ．1S D = 1R D =10、图2-1所示是一个由74LS290型集成芯片构成的计数器，分析它是一个（ ）进制计数器？A ．五进制B ．六进制C ．七进制D ．十四进制三、判断题:（ ）1、一个十进制计数器可以作为十分频器使用。

4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。

A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。

A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。

实现A Q Q n n +=+1的电路是 。

A ．B ．C ．D ．图T4.67．电路如图T4.7所示。

实现n n Q Q =+1的电路是 。

A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。

图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。

A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。

A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。

图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。

设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。

图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。

第14章 触发器和时序逻辑电路A 选择题14.1.1 触发器如图14.01所示，设初始状态为0，则输出Q的波形为图14.02中的（ ）。

图14.01 习题14.1.1的图 图14.02 习题14.1.1的图14.1.2 触发器如图14.03所示，设初始状态为0，则输出Q的波形为图14.04中的（ ）。

图14.03 习题14.1.2的图 图14.04 习题14.1.2的图14.1.3 图14.05所示的触发器具有（ ）功能。

（1）保持 （2）计数 （3）置1图14.05 习题14.1.3的图14.1.4 在图14.06所示的电路中，触发器的原状态Q1Q0＝01，则在下一个CP作用下，Q1Q0为（ ）。

（1）00 （2）01 （3）10图14.06 习题14.1.4的图 图14.07 习题14.1.5的图14.1.5在图14.07所示的电路中，触发器的原状态Q1Q0＝00，则在下一个CP作用下，Q1Q0为（ ）。

（1）00 （2）01 （3）1014.3.1 图14.08所示的是（ ）计数器。

（1）七进制 （2）八进制 （3）九进制图14.08 习题14.3.1的图14.4.1 由555定时器组成的单稳态触发器如图14.4.2（a）所示，若加大电容C的电容值，则（ ）。

（1）增大输出脉冲u0的幅度（2）增大输出脉冲u0的宽度（3）对输出脉冲u0无影响14.4.2 由555定时器组成的多谐振荡器如图14.4.3（a）所示，欲使振荡频率增高，则可（ ）。

（1）减小C （2）增大R1,R2 （3）增大U CCB基本题14.1.6 当基本RS触发器D R和D S端加上图14.09所示的波形时，试画出Q端的输出波形。

设初始状态为0和1两种情况。

14.1.7 当可控RS触发器CP，S和R端加上图14.10所示的波形时，使画出Q端的输出波形。

设初始状态为0和1两种情况。

图14.09 习题14.1.6的图 图14.10 习题14.1.7的图14.1.8 当主从型JK触发器的CP，J、K端分别加上图14.11所示的波形时，试画出Q端的输出波形。

时序逻辑电路练习及答案一、填空题（每空2分，共22分）1、时序逻辑电路中一定包含__________。

2、时序逻辑电路在任一时刻的输出不仅取决于_________,而且还取决于__________。

3、根据存储电路中触发器的动作特点不同，时序逻辑电路可以分为________时序逻辑电路和________时序逻辑电路。

4、若要构成七进制计数器，电路需要个状态，最少用个触发器，它有个无效状态。

5、若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为___________。

6、触发器在脉冲作用下同时翻转的计数器叫做计数器， n位二进制计数器的容量等于。

二、判断题（每题2分，共10分）1、时序电路包含组合电路和存储电路两部分，存储电路是必不可少的。

2、同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的。

3、即使电源关闭，移位寄存器中的内容也可以保持下去。

4、采用 74LS161 芯片可构成地址计数器，但最多不能超过 8 位地址。

5、74LS190 芯片和74HC190芯片功能完全相同三、选择题（每题3分，共18分）1、下列电路中，能够存储数字信息的是（）；A 译码器；B 全加器；C 寄存器；D 编码器；2、时序逻辑电路的输出状态的改变( )。

A. 仅与该时刻输入信号的状态有关；B. 仅与时序电路的原状态有关；C. 与A.、B.皆有关D.输出信号的次态3、( )触发器可以用来构成移位寄存器。

A. 基本R-SB. 同步R-SC. 同步D D. 边沿D4、用n个触发器构成计数器，可得到最大计数长度是（）。

2 nA、nB、n2C、n2D、15、用触发器设计一个24进制的计数器，至少需要( )个触发器。

A、 3B、4C、 5D、66、一个4位的二进制加计数器，由0000状态开始，经过25个时钟脉冲后，此计数器的状态为( )A、1100B、1000C、1001D、1010四、时序逻辑电路的分析（30分）电路如图所示，按要求进行分析。

一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。

2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。

3．T触发器的特性方程为。

4．仅具有“置0”、“置1”功能的触发器叫。

5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。

6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。

7．JK触发器J与K相接作为一个输入时相当于触发器。

8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。

9．时序电路的次态输出不仅与即时输入有关，而且还与有关。

10. 时序逻辑电路一般由和两部分组成的。

11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。

12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。

13．要构成五进制计数器，至少需要级触发器。

14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。

15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。

16. 在各种寄存器中，存放N位二进制数码需要个触发器。

17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。

18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。

19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。

20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。

21．集成单稳态触发器的暂稳维持时间取决于。

22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。

触发器练习题一、判断题1.由逻辑门组成的各种触发器属于电平异步时序逻辑电路（）2、rs、jk、d和t四种触发器中，唯有rs触发器存在输入信号的约束条件（）3、与非门的输入端加有低电平时，其输出端恒为高电平。

（）4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。

（）5.时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还取决于电路的最后状态。

（6）组合逻辑电路的输出只与当时的输入有关，与电路的最后状态无关，没有记忆功能。

（7）触发器是时序逻辑电路的基本单元。

（）8、时序逻辑电路由组合逻辑电路和存储电路构成。

（）9.触发器的反转条件由触发器输入和时钟脉冲决定。

（）10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。

（）11.译码器和比较器属于组合逻辑电路。

12、数字电路可分为组合逻辑电路和时序逻辑电路。

13.全加器是一种逻辑电路，它将两个1位二进制数相加，并考虑低进位。

14.实现相同逻辑功能的逻辑电路可以不同。

15.解码是编码的逆过程。

16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程.17、公式化简法有时不容易判断结果是否最简.18、实现同一逻辑功能的电路是唯一的.19、加法器可以有并行进位加法器.20.七段显示解码器有两个连接：公共阳极和公共阴极显示21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求22.高级有效显示解码器可驱动公共阴极连接数码管23，低级有效显示解码器可驱动公共阳极连接数码管24，高级有效显示解码器可驱动公共阳极连接数码管25，低电平有效显示解码器可以驱动公共阴极连接的数码管26。

由同一CP控制的每个触发器的计数器称为异步计数器（）27。

每个触发器具有不同信号源的计数器称为同步计数器（）28。

一个触发器可以存储两个二进制数（）29和D。

触发器只有时钟脉冲上升沿的有效变化。